「address buffer」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

A separation circuit 12 for extracting a variety of information from the vertical blanking period of the analog video signal and a detection circuit 19 for detecting the address of a user data area in the packet of the buffer circuit 15 are provided.例文帳に追加

アナログビデオ信号の垂直ブランキング期間から各種の情報を取り出す分離回路１２と、バッファ回路１５をおけるパケットのうちのユーザデータエリアのアドレスを検出する検出回路１９とを設ける。 - 特許庁

In a processor module on the receiving side, a cache controller detects that the header is rewritten, reads communication data stored in the buffer corresponding to the address information stored in the header, stores the address information in a new cache tag, stores the communication data in a cache block, and then interrupts the processor.例文帳に追加

受信側のプロセッサモジュールでは、キャッシュコントローラが、ヘッダが書き換えられたことを検出して、ヘッダに格納されたアドレス情報に対応するバッファに格納されている通信データをリードし、アドレス情報を新たなキャッシュタグに格納するとともに、通信データをキャッシュブロックに格納した後、プロセッサに割込みをかける。 - 特許庁

A processor includes a logic to execute an instruction to synchronize a mapping from a guest physical address of a virtualization based system to a host physical address of the virtualization based system, stored in a translation lookaside buffer (TLB) to a corresponding mapping stored in an extended paging table (EPT) based on the virtualization based system.例文帳に追加

プロセッサは、仮想化に基づくシステムのゲスト物理アドレスから仮想化に基づくシステムのホスト物理アドレスまでの翻訳ルックアサイドバッファ（ＴＬＢ）に格納されたマッピングと仮想化に基づくシステムの拡張ページングテーブル（ＥＰＴ）に格納された対応するマッピングとを同期させる命令を実行するロジックを含む。 - 特許庁

METHOD, COMPUTER PROGRAM AND APPARATUS FOR MANAGING ADDRESS TRANSLATION FOR ACCESS TO BUFFER DATA STRUCTURE USED IN NETWORK DEVICE DRIVER TO COMMUNICATE WITH NETWORK INPUT/OUTPUT (I/O) ADAPTER IN DATA PROCESSING SYSTEM (APPARATUS AND METHOD FOR COMMUNICATING WITH NETWORK ADAPTER USING QUEUE DATA STRUCTURE AND CACHED ADDRESS TRANSLATION)例文帳に追加

データ処理システム内でネットワーク入出力（Ｉ／Ｏ）アダプタと通信するためにネットワーク・デバイス・ドライバによって使用されるバッファ・データ構造にアクセスするためのアドレス変換を管理するための方法、コンピュータ・プログラム、および装置（キュー・データ構造およびキャッシュされたアドレス変換を使用してネットワーク・アダプタと通信するための装置および方法） - 特許庁

The semiconductor memory device includes a buffer section which generates a wordline drive signal for enabling the wordline of a memory cell in response to a row address signal and a driver section which generates a wordline reset signal for disabling the wordline in response to the row address signal, a mode register wordline signal and a refresh wordline signal.例文帳に追加

本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。 - 特許庁

When the task trace function is validated, an execution address for task switching processing of the operating system is set in the debug register, and prescribed task information is housed in the trace buffer at every debug interruption generated by access to the execution address set in the debug register during execution of the application program.例文帳に追加

タスクトレース機能を有効にする際に、オペレーティングシステムのタスク切り替え処理の実行アドレスをデバッグレジスタに設定しておき、アプリケーションプログラムの実行中に、デバッグレジスタに設定されている実行アドレスへのアクセスによって発生するデバッグ割り込みのたびに、所定のタスク情報をトレースバッファに格納する。 - 特許庁

A command discriminating circuit 26 compares an error check completion leading address held in a check leading register 62 and a transfer request leading sector address stored in a command register 25 so as to determine whether an error check process has been completed for a requested sector and the sector is stored in a buffer RAM or not.例文帳に追加

コマンド判定回路２６は、チェック先頭レジスタ６２に保持されているエラーチェック終了先頭アドレスとコマンドレジスタ２５に保持されている転送要求先頭セクタアドレスとを比較することにより、要求のあったセクタが既にエラーチェック処理を終えてバッファＲＡＭに記憶されているかどうかを判定する。 - 特許庁

This makes it possible to read instruction data from the cache memory 102 while the branch instruction is being executed for the instruction fetch to the predicted branch address and to either leave no instruction data on the branch address held in the branch target buffer 104 or reduce the amount of data held, so as to reduce the circuit scale.例文帳に追加

これにより、予測分岐先アドレスに対する命令フェッチで分岐命令実行時にキャッシュメモリ１０２から命令データを読み出すことが可能となり、分岐ターゲットバッファ１０４に分岐先アドレスの命令データを保持しない、あるいは保持するデータ量を減らすことが可能であり、回路規模を削減できる。 - 特許庁

This device has a first signal buffer receiving an address control signal and generating an address control signal stored temporarily, a mode detecting circuit receiving the address control signal stored temporarily and generating a burst control signal, and a core access trigger circuit receiving the burst control signal and generating a core access signal used for starting core access for burst mode operation of the memory device.例文帳に追加

本発明の装置は、アドレス制御信号を受け、一時的に記憶されたアドレス制御信号を生成する第１の信号バッファと、一時的に記憶されたアドレス制御信号を受け、バースト制御信号を生成するモード検出回路と、バースト制御信号を受け、記憶装置のバーストモード動作用のコア・アクセスを開始させるため使用されるコア・アクセス信号を生成するコア・アクセス・トリガ回路と、を有する。 - 特許庁

Thereafter, the processing advances to a step S13 through steps S11 and S12, and a thumbnail picture to be rotated is generated and is stored in a buffer memory, and the address values of thumbnail picture pointers SNP(n) are updated, and the thumbnail picture is subjected to rotation processing.例文帳に追加

そしてその後、Ｓ１１、Ｓ１２を経てステップＳ１３に進み、回転すべきサムネール画像を作成してバッファメモリに格納すると共にサムネール画像ポインタＳＮＰ（ｎ）のアドレス値を更新し、サムネール画像の回転処理を行う。 - 特許庁

At the write-in processing, a data area, which becomes an object area, is determined on the basis of a value of a buffer determination flag area 1508, and the renewals of the data block areas and preliminary block areas are carried out in the corresponding address control areas.例文帳に追加

書き込み処理時には、バッファ判定フラグ領域１５０８の値を基に対象領域となるデータ領域を判断し、該当するアドレス管理領域においてデータブロック領域と予備ブロック領域のブロック番号の更新を行う。 - 特許庁

A branch destination address Apb corresponding to the branch instruction and delay slot information POS regarding an effective bit V and the final position of a delay slot instruction as branch history information are stored in a branch target buffer 241.例文帳に追加

分岐先バッファ２４１には、分岐命令のアドレスに対応して分岐先アドレスＡｐｂ、分岐履歴情報としての有効ビットＶ及び遅延スロット命令の最後の位置に関する遅延スロット情報ＰＯＳが格納されている。 - 特許庁

A control circuit 13 erases en bloc data of a non-volatile memory cell selected by a page address signal, successively, performs control that data of one page loaded in the page buffer 2 is written in bloc.例文帳に追加

制御回路１３は書き換えモードにおいて、ページアドレス信号により選択された不揮発性メモリセルについて、一括してデータ消去し、引き続きページバッファ２にロードされた１ページ分のデータを一括してデータ書き込みする制御を行う。 - 特許庁

The abort filter 12 detects the storage amount of a buffer group 4 and aborts the ATM cell from the address converter 11, on the basis of the abort identifier added to the ATM cell when the storage amount exceeds a prescribed threshold.例文帳に追加

廃棄フィルタ１２では、バッファ群４の蓄積量が検出されており、その蓄積量が所定の閾値を越えている場合には、アドレス変換器１１からのATMセルが、それに付加されている廃棄識別子に基づいて廃棄される。 - 特許庁

If the head packet is received, destination/transmission IP address and the sequence number of an IP header are registered in a temporary table 71, and, based on this, are stored one after another in a temporary buffer 81, with the subsequent packet made to be correlated to the head packet.例文帳に追加

先頭パケットを受信すると、宛先・送信元ＩＰアドレス、ＩＰヘッダのシーケンス番号をテンポラリテーブル７１に登録し、これをもとに、後続するパケットを先頭パケットと関連付けて、テンポラリバッファ８１に逐次蓄積していく。 - 特許庁

To solve problems that circuits such as an address generation circuit and a buffer for selecting an input/output data bus are required and circuit scale increases since frame rate of an input video signal is converted into twice as high as a high speed memory in the conventional manner.例文帳に追加

従来は、高速メモリを用いて入力映像信号のフレームレートを２倍に変換しているため、アドレス生成回路や、入出力データバスを選択するバッファ等の回路が必要であり、回路規模が増大する。 - 特許庁

A switching network circuit receives the read/write signal and the address signal from the register/buffer circuit, when the port block signal from the access confliction preventing circuit does not exist, the switching network circuit generates a bank selecting signal and activates the selected bank.例文帳に追加

スイッチングネットワーク回路は、レジスタ・バッファ回路からリード／ライト信号とアドレス信号を受け取り、アクセス競合回避回路からのポートブロック信号がない場合に、バンク選択信号を生成して選択されたバンクを活性化する。 - 特許庁

The gateway engine 42 extracts a destination address of new frame data when the buffer memory 40 receives the new frame data and the management unit checks a network interface standard of a destination by utilizing a frame database.例文帳に追加

ゲートウェイエンジン４２は、新しいフレームデータがバッファメモリ４０に入力された場合には、その新しいフレームデータの送信先アドレスを取り出し、管理ユニットがその相手先のネットワークインターフェース規格をフレームデータベースを利用して調べる。 - 特許庁

A prefetch address generation part detects branch commands and data access commands to be surely executed, from a command string included in an entry stored in a buffer, in one cycle and outputs a prefetch request for their target addresses to a control part.例文帳に追加

先読みアドレス生成部は、バッファに格納されたエントリに含まれる命令列から確実に実行される分岐命令およびデータアクセス命令を１サイクルで検出し、制御部にそのターゲットアドレスの先読み要求を出力する。 - 特許庁

When the result indicates that the redundancy is not deteriorated, the data element stored in the selected storage region is moved to a region for a buffer of the selected physical storage region whose load is low, and the logical address space of the logical volume corresponding to the selected storage region is associated with the region for a buffer.例文帳に追加

その判断結果が、冗長性が低下しないとの判断結果であるならば、上記選択された記憶領域に記憶されているデータ要素を、上記選択された負荷の低い物理記憶装置が有するバッファ用領域に移動し、選択された記憶領域に対応する、論理ボリュームの論理アドレス空間を、そのバッファ用領域に対応付ける。 - 特許庁

This device is provided with plural address counters and plural timing generating circuits, provided corresponding to each of plural memory banks, a data bus for read-out and a data bus for write-in provided commonly for plural memory banks, a data output buffer connected to the data bus for read-out, and a data input buffer connected to the data bus for write-in.例文帳に追加

複数のメモリバンクのそれぞれに対応して設けられた複数のアドレスカウンタおよび複数のタイミング発生回路と、複数のメモリバンクに共通に設けられた読出し用データバスおよび書込み用データバスと、読出し用データバスに接続されたデータ出力バッファと、書込み用データバスに接続されたデータ入力バッファとを設ける。 - 特許庁

An FIFO buffer is mounted on each port of the memory control unit 1 having the plurality of ports, and in accessing to the memory, tag information is generated in accordance with its priority order, packed with an address and stored in the buffers 21-24, and the access sequence of each port is ensured with hardware by reconstructing the priority order based on the tag information at the outlet of each buffer.例文帳に追加

複数のポートを持つメモリ制御装置１の各ポートにＦＩＦＯバッファを実装し、メモリへのアクセス時にその優先順位に応じてタグ情報を生成してアドレスとパックしてバッファ２１〜２４に格納し、バッファの出口でタグ情報を元に優先順位を再構築することで各ポートのアクセス順序をハードウェアで保証する。 - 特許庁

A printing head control circuit 811 stores, e.g. black printing picture element data and red printing picture element data to a first data storing buffer 1104a which stores low level coloring printing picture element data, and a second data storing buffer 1104b which stores high level coloring printing picture element data by an address switching unit 1103 based on the kind of a heat-sensitive paper.例文帳に追加

印刷ヘッド制御回路８１１は、アドレス切換部１１０３により、低レベル発色印刷画素データを格納する第１のデータ格納バッファ１１０４ａおよび高レベル発色印刷画素データを格納する第２のデータ格納バッファ１１０４ｂへ、例えば黒色の印刷画素データと赤色の印刷画素データとを、感熱紙の種類に基づいて格納する。 - 特許庁

A printing head control circuit 811 stores, for example, black printing pixel data and red pixel data into a first data storing buffer 1104a storing low-level coloring printing pixel data, and a second data storing buffer 1104b storing high-level coloring printing pixel data by an address switching unit 1103 based on the kind of a heat-sensitive paper.例文帳に追加

印刷ヘッド制御回路８１１は、アドレス切換部１１０３により、低レベル発色印刷画素データを格納する第１のデータ格納バッファ１１０４ａおよび高レベル発色印刷画素データを格納する第２のデータ格納バッファ１１０４ｂへ、例えば黒色の印刷画素データと赤色の印刷画素データとを、感熱紙の種類に基づいて格納する。 - 特許庁

For example, when a write request packet of an address identical to that of a read request packet accumulated by the input buffer is present, data written to the common memory by the write request packet are transmitted to a processor as the result of execution of the read request packet, and the read request packet in the input buffer is canceled.例文帳に追加

例えば、入力バッファに蓄積されたリード要求リクエストパケットと同一アドレスのライト要求リクエストパケットが存在する場合には、ライト要求リクエストパケットによって共有メモリに書き込まれるデータをリード要求リクエストパケットの実行結果としてプロセッサに送るとともに、入力バッファ中のリード要求リクエストパケットをキャンセルする - 特許庁

The change of the adjacent address signal generated corresponding to a display data signal is detected and the ON resistance of a transistor of a pre-buffer constituting an output driver circuit is varied according to presence of the adjacent address signal change to control the change speed (the through rate of an output stage) of an output signal so that the transmission time becomes nearly constant.例文帳に追加

表示データ信号に応じて形成される隣接アドレス信号の変化を検出し、出力ドライバ回路を構成するプリバッファのトランジスタのオン抵抗を、隣接アドレス信号の変化の有無に応じて変化させて遷移時間がほぼ一定になるように出力信号の変化速度（出力段のスルーレート）を制御するようにした。 - 特許庁

When an optical disk is inserted, a controller reads a directory/ file management area, obtains the size of the directory/file management information from the head address and end address, secures a cache area (X) dedicated to the directory/file management information on a buffer memory corresponding to the size and stores and preserves all the directory/file management information read from the optical disk.例文帳に追加

コントローラは、光ディスクが挿入されたとき、ディレクトリ／ファイル管理領域を読んでその先頭アドレスと最終アドレスとからディレクトリ／ファイル管理情報のサイズを求め、そのサイズに応じてバッファメモリ上にディレクトリ／ファイル管理情報専用キャッシュ領域（Ｘ）を確保し、光ディスクから読み出したディレクトリ／ファイル管理情報を全て記憶して保存する。 - 特許庁

A processor 5 brings a detection start register 8 to a set state on the occurrence of an overflow in an output buffer 3a to allow the picture head detector 7A to perform the picture head detection processing and performs interruption processing such as writing back an address to which the head of an overflow picture that is the picture causing the overflow is stored as a value of a write address register 9.例文帳に追加

プロセッサ５は、出力バッファ３ａのオーバーフロー時に、検出スタートレジスタ８をセット状態にしてピクチャ先頭検出器７Ａに上記ピクチャ先頭検出処理を実行させるとともに、オーバーフローを引き起こしたピクチャであるオーバーフローピクチャの先頭が格納されたアドレスを、書込みアドレスレジスタ９の値として書き戻す等の割込み処理を実行する。 - 特許庁

The header conversion processing part 140 executes a header conversion processing for substituting the destination MAC address in a MAC header included in the frame which is read from the frame buffer 130 for the destination MAC address as the retrieval result, which is outputted from the header retrieval processing part 110, and sequentially outputs the frames after a header conversion processing from a header conversion device 100.例文帳に追加

ヘッダ変換処理部１４０は、フレームバッファ１３０から読み出したフレームに含まれるＭＡＣヘッダ内の宛先ＭＡＣアドレスを、ヘッダ検索処理部１１０から出力された検索結果としての宛先ＭＡＣアドレスに置き換えるヘッダ変換処理を行い、ヘッダ変換処理後のフレームが順にヘッダ変換装置１００から出力される。 - 特許庁

The data of the ring buffer memory is shifted synchronous with the carriage of the label 1, and it is detected from the change in the value read from the address corresponding to the position of the printing head 5 that the tip of the label is positioned immediately below the printing head 5, and the printing head is stopped.例文帳に追加

リングバッファメモリ２１のデータはラベル１の搬送に同期してシフトされ、印字ヘッド５の位置に対応するアドレスから読み出された値の変化から、ラベルの先頭が印字ヘッド５の直下に位置したことが検出され、停止される。 - 特許庁

In the case that received data are re-transmitted data, a diversity synthesis section 32 extracts data from a diversity buffer 33 matching a position of data received at present, selects data with less error and outputs the selected data to a decode section 34 and an address detection section 35.例文帳に追加

ダイバシチ合成部３２は受信データが再送データの場合、現在受信中のデータ位置に合わせてダイバシチバッファ３３からデータを取出し、誤りの程度の低いデータを選択してデコード部３４とアドレス検出部３５とに出力する。 - 特許庁

Connection is switched to BS 150 after the agent program for causing the switch router point 120 to perform a buffer control processing, a route control processing and a data transmission processing is read from a storage means and it is transmitted by receiving a reply of the address.例文帳に追加

このアドレスの返信を受けて、バッファ制御処理と経路制御処理とデータ送信処理とを切替ルータポイント１２０に実行させるためのエージェントプログラムを記憶手段より読み出して送信した後、ＢＳ・１５０へ接続を切り替える。 - 特許庁

The instruction word length of the branching instruction including the instruction processed as the operand is outputted to a program counter 8, the address of the program counter 8 is updated and a queue buffer 2 is not flashed at the branching instruction (BJMP).例文帳に追加

前記オペランドとして処理した命令を含む当該分岐命令の命令語長をプログラムカウンタ８に出力してプログラムカウンタ８のアドレスを更新させるとともに、この分岐命令（ＢＪＭＰ）のときはキューバッファ２のフラッシュを行わない。 - 特許庁

A data rotation unit 500 of a printing apparatus 100 reads printing data formed as a result of decode processing for every line and performs predetermined address computation to thereby accumulate the data in an image buffer IB in the longitudinal direction for every 8×8-pixel square block.例文帳に追加

印刷装置１００のデータ回転ユニット５００は、デコード処理の結果生成された印刷データをライン毎に読み込むと、所定のアドレス計算を行うことで、これを、８×８画素の正方ブロック毎に、イメージバッファＩＢ内に縦方向に蓄積する。 - 特許庁

The frame buffer controller 105, the memory address generator 107 and a display data controller 108 operate the attribute value of an image positioned on a display position by operation using the parameter to compose a display image plane, and output display data.例文帳に追加

フレームバッファコントローラ１０５、メモリアドレスジェネレータ１０７および表示データコントローラ１０８は、前記パラメータを用いた演算により当該表示位置に位置する画像の属性値を演算して表示用画面を構成し、表示データを出力する。 - 特許庁

The latest value is reflected on the memory update information by informing an MPU 11 of address values Ae corresponding to the sequential numbers Se by retrieving the retransmission buffer 132 (16) and making the MPU 11 perform read and write the values in the active node 10.例文帳に追加

現用ノード１０では再送バッファ１３２を検索してシーケンシャル番号Ｓｅに対応するアドレス値ＡｅをＭＰＵ１１に通知し（１６）、そのリード及びライトを行わせる（１７）ことにより、最新の値をメモリ更新情報に反映させる。 - 特許庁

Thereby, the USB connection equipment predicts the number of data blocks, and an address of reading data next possibly requested from the host, and reads the data from the medium to a transferring buffer before the next data reading request is actually transmitted from the host.例文帳に追加

これにより、ＵＳＢ接続機器は、次にホストから要求されるであろう読み出しデータのアドレス、データブロック数を予測し、実際にホストより次のデータ読み出し要求が送信される前に、そのデータをメディアから転送用バッファへ読み出しておく。 - 特許庁

A plurality of registration entries, within a reassemble controlling table 20, each having an address of a buffer for temporarily storing data of a packet under reassembling are linked by pointers 28, 30 in the order of finally receiving fragments of the packet and this linkage is maintained.例文帳に追加

リアセンブル中のパケットのデータを一時的に格納するバッファのアドレス等をそれぞれが有するリアセンブル管理テーブル２０内の複数の登録エントリを、パケットの断片が最後に受信された順にポインタ２８，３０で連結し、この連結を維持する。 - 特許庁

In the ferroelectric random access memory device, a pulse generator circuit generates a pulse signal in response to the transition of an address and a chip enable buffer circuit activates a chip enable flag in response to a first transition of the pulse signal.例文帳に追加

本発明の強誘電体ランダムアクセスメモリ装置によると、パルス発生回路はアドレスの遷移に応答してパルス信号を発生し、チップイネーブルバッファ回路は前記パルス信号の第１遷移に応答してチップイネーブルフラグ信号を活性化させる。 - 特許庁

To provide a queue management system which immediately responds to the request/return of queue addresses that simultaneously come from plural ports by providing a buffer in each port without accessing a memory and can simultaneously responds the request and return of a queue address.例文帳に追加

バッファをポート毎に持つことにより、複数のポートから同時に来た、キューアドレスの要求／返却に対して、メモリへのアクセス無しに即座に応答し、キューアドレスの要求と返却に対して、同時に応答することができるキュー管理システムを提供する。 - 特許庁

Compressed data stored in a compression data storage memory 16 are expanded by each division page, and a compression data storage buffer 19 stores a compression data address at the head of a succeeding division page and its reference line every time the expansion of one page is finished.例文帳に追加

圧縮データ格納メモリ１６に格納される圧縮データを、分割の１ページ毎に伸長し、１ページ終了するたびに分割の次ページの先頭の圧縮データアドレスとその参照ラインを圧縮データ格納バッファ１９に格納する。 - 特許庁

When data are successively read out of the addresses of the data buffer 38 shown by the read address register 37, these data are selected by a data selector 40, outputted to a data output register 39 and transferred from the data output register 39 to the low-order device 200.例文帳に追加

データバッファ３８のリードアドレスレジスタ３７の示す番地から次々とデータが読出されると、そのデータはデータセレクタ４０で選択されてデータ出力レジスタ３９に出力され、データ出力レジスタ３９から下位装置２００へと転送される。 - 特許庁

A memory module 15M comprising a plurality of SDRAM chips connected to an address bus 63 is controlled by a memory controller 40 provided with a CPU instruction analysis section 41, an SDRAM control section 43, a buffer circuit 45, and a switching control circuit 49.例文帳に追加

アドレスバス６３に接続された複数のＳＤＲＡＭチップからなるメモリモジュール１５Ｍは、ＣＰＵ命令解析部４１と、ＳＤＲＡＭ制御部４３と、バッファ回路４５と、切替制御回路４９と、を備えるメモリコントローラ４０によって制御される。 - 特許庁

The access control part 18 controls an address signal and a control signal to transmission/reception buffer memories 16-1 and 16-2, so that when the CPU 11 sends out the transmission data to the CPU bus 14, they are stored simultaneously in the transmission/reception buffers 16-1 and 16-2.例文帳に追加

アクセス制御部１８は、送受信バッファメモリ１６−１、１６−２に対するアドレス信号と制御信号を制御し、ＣＰＵ１１が送信データをＣＰＵバス１４に送出すると、送受信バッファ１６−１、１６−２に一括で格納される。 - 特許庁

An address calculation device calculates addresses in an output buffer that receives coded data of each split image plane on the basis of the quantity of the coded data corresponding to one image plane of a received moving picture signal stored in 1st-6th code storage device.例文帳に追加

アドレス計算器は、第一〜第六の符号蓄積器に蓄積された入力動画像信号の一画面分に相当する符号化データの量に基づき、前記各分割画面の符号化データが供給される出力バッファ内のアドレスを計算する。 - 特許庁