「bit control block」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The rate control section 116 decides a bit rate for each block group on the basis of a difference between the S/N ratio calculated for each block group and a target S/N ratio set for each block group.例文帳に追加

レート制御部１１６は、ブロック群毎に算出されたＳＮ比とブロック群毎に設定された目標ＳＮ比との差分を基にブロック群毎にビットレートを決定する。 - 特許庁

Each data group includes a data block and a control/status bit including at least one error status bit with a status indicating presence/non-presence of at least one type of data block error.例文帳に追加

各データ群は、データブロックと、少なくとも１つのタイプのデータブロック誤りの存否を示す状態を有する少なくとも１ビットの誤りステータスビットを含んだ制御／ステータスビットとを含む。 - 特許庁

A memory cell group block constituted of cross points is controlled by means of laterally divided two work line control blocks, vertically divided two bit line control blocks, and a switch group block.例文帳に追加

クロスポイント構成のメモリセル群ブロックを左右２個分けたワード線制御ブロックと上下２個に分けたビット線制御ブロックとスイッチ群ブロックによって制御する。 - 特許庁

The memory cell group block of the cross point constitution is controlled by divided right and left word line control blocks and divided upper and lower bit line control blocks and a switch group block.例文帳に追加

クロスポイント構成のメモリセル群ブロックを左右２個分けたワード線制御ブロックと上下２個に分けたビット線制御ブロックとスイッチ群ブロックによって制御する。 - 特許庁

The exclusive access control buffer has an address showing the position of a block within the shared memory in one entry and a bit showing the exclusive occupied state of the block.例文帳に追加

排他制御バッファは、１エントリに共有メモリ内のブロック位置を示すアドレスと、該ブロックの排他的占有状態を示すビットを有する。 - 特許庁

A control circuit executes writing of the same data simultaneously for a first memory cell connected to a first bit line of the first block and a second memory cell connected to the first bit line of the second block.例文帳に追加

制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。 - 特許庁

When either selection control is asserted, each logical block 402 outputs a bit to which each saturation value corresponds.例文帳に追加

どちらかの選択制御がアサートされる場合には、各論理ブロック４０２が、各々の飽和値の対応するビットを出力する。 - 特許庁

The semiconductor storage device further comprises a column control circuit C which is connected with one end of the bit line of the memory block 2 and drives selectively the bit lines BL, and a row control circuit R which is connected with one end of the word line of the memory block 2 and drives selectively the word lines WL.例文帳に追加

メモリブロック２のビット線ＢＬの一端が接続され、ビット線ＢＬを選択駆動するカラム系制御回路Ｃと、メモリブロック２のワード線ＷＬの一端が接続され、ワード線ＷＬを選択駆動するロウ系制御回路Ｒとを備える。 - 特許庁

Consequently, the peak bit rate can be suppressed through simple control from the outside of an encoding block 20 and the encoded data can be output at a bit rate conforming to a regulation.例文帳に追加

したがって、符号化ブロック２０の外部から簡単な制御によってピークビットレートを抑制することができ、規格に準拠したビットレートで符号化データを出力することができる。 - 特許庁

Meanwhile, the bit distribution control section 32 sets a target DCT (discrete cosine transformation) coefficient quantization error for each macro block of each image and assigns a target quantization parameter U to each macro block.例文帳に追加

一方、ビット配分制御部３２は、前記画面のマクロブロック毎に目標とするＤＣＴ係数量子化誤差を設定し、該マクロブロック毎に目標とする量子化パラメータＵを割り当てる。 - 特許庁

The bit line sense amplifier drive control circuit or the bit line sense amplifier drive control method supplies the operating voltage to the first and second bit line sense amplifiers, by responding to a row address selection signal and temporarily interrupts the supply of the operating voltage to the second bit line sense amplifier, by responding to a column selection signal for selecting the column address of the first column block.例文帳に追加

ビットラインセンスアンプ駆動制御回路または方法はロウアドレス選択信号に応答して、第１及び第２ビットラインセンスアンプに動作電圧を供給し、第１カラムブロックのカラムアドレスを選択するカラム選択信号に応答して第２ビットラインセンスアンプに対する動作電圧供給を一時中断する。 - 特許庁

Page data are input to the modulation table 12 of a control section 2 in the form of signal bit column and modulated to the form of block pattern and sent out to an SLM 3.例文帳に追加

ページデータは、信号ビット列の形式で制御部２の変調テーブル１２に入力され、ブロックパターンの形式に変調されてＳＬＭ３に送出される。 - 特許庁

At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.例文帳に追加

主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁

Meanwhile, the page data obtained in an image pickup element 7 are demodulated to a form of signal bit column from a form of block pattern by the modulation table 12 of the control section 2.例文帳に追加

一方、撮像素子７にて得られたページデータは制御部２の変調テーブル１２により、ブロックパターンの形式から信号ビット列の形式に復調され、出力される。 - 特許庁

Then, the write/read/erase control unit of the controller 2 refers to a selected bit value set by an MPU to write data in a selected optional block.例文帳に追加

続いて、コントローラ２の書き込み／読み込み／消去制御部は、ＭＰＵが設定した選択ビット値を参照して選択された任意のブロックにデータの書き込みを行う。 - 特許庁

An ID field 12 is provided corresponding to a cache tag part 11, the block number of the blocked cache tag part 11 is set to the ID field 12, and a lock bit instructing locking or unlocking is set to a block lock control register 21 for each block number.例文帳に追加

この発明は、キャッシュタグ部１１に対応してＩＤフィールド１２を設け、ブロック化されたキャッシュタグ部１１のブロック番号をＩＤフィールド１２に設定し、ブロック番号毎にロック又はアンロックを指示するロックビットをブロックロック制御レジスタ２１に設定するように構成される。 - 特許庁

A DRAM 31 is provided with plural cell blocks BLK0-BLK3, and block control circuits 33a-33d supplying pre-charge signals PR0-PR3 pre- charging bit lines of each cell blocks BLK0-BLK3.例文帳に追加

ＤＲＡＭ３１は、複数のセルブロックBLK0〜BLK3と、各セルブロックBLK0〜BLK3のビット線をプリチャージするプリチャージ信号ＰＲ０〜ＰＲ３を供給するブロック制御回路３３ａ〜３３ｄを備えている。 - 特許庁

In response to a modulo mode instruction, both selection control signals are negated, each logical block outputs a bit to which calculation operation (sum or difference) executed by the instruction corresponds.例文帳に追加

モジュロ・モード命令に応答して、両方の選択制御信号がネゲートされ、各論理ブロックは、その命令によって実施される算術演算（和または差）の対応するビットを出力する。 - 特許庁

The screw fastening device in which a screw held by a chuck jaw block 1 is conveyed to a predetermined fastening position and a screw fastening work is performed by applying a bit to the screw includes a cylinder 2 for applying the gripping force to the chuck jaw block 1 and a control means for controlling actuation of the cylinder 2.例文帳に追加

本発明は、チャック爪ブロック１で把持したビスを所定の締結位置にまで搬送したうえで該ビスにビットを当ててビス締め作業を行うビス締め装置であって、チャック爪ブロック１に把持力を付与するシリンダ２と、シリンダ２を駆動制御する制御手段とを具備する。 - 特許庁

A memory circuit includes an address designation circuit for receiving the addresses of an array, a row decoder, a column decoder and a data bit, a control logic for receiving a command and transmitting a control signal to a memory system block, and a detecting and writing driver circuit connected to a selected column.例文帳に追加

メモリ回路は、アレイ、行デコーダ、列デコーダ、データビットのアドレスを受信するためのアドレス指定回路、コマンドを受信し制御信号をメモリシステムブロックに送信する制御ロジック、ならびに選択された列に結合された検知および書込みドライバ回路を含む。 - 特許庁

When a microcomputer 202 gives a muting control signal of an 'L' level to an EX-OR gate 401, and the block 101 gives the 1-bit signal of an 'L' level to EX-OR gates 401, 402, output EXORs 3, 4 go to 'H'.例文帳に追加

マイクロコンピュータ２０２から“Ｈ”のミューティング制御信号ＭＵＴＥをＥＸ−ＯＲゲート４０２に入力し、“Ｌ”の１ビット信号Ｂ２をＥＸ−ＯＲゲート４０１，４０２に入力すると、出力ＥＸＯＲ３，４が“Ｈ”となる。 - 特許庁

The line memory device 100 includes a line memory macro 101 which uses serial/parallel conversion, a shift register 111 which has its capacity equal to the bit width of the data to be converted into the parallel data, a selector 109 and a control block 110 which controls the register 111 and selector 109.例文帳に追加

ラインメモリ装置１００は、シリアルパラレル変換を用いたラインメモリマクロ１０１、パラレル変換するデータのビット幅と同じ容量のシフトレジスタ１１１、セレクタ１０９、シフトレジスタ１１１とセレクタ１０９を制御する制御ブロック１１０とを備える。 - 特許庁

An orthogonal conversion section discriminates whether a maximum max-sfb is able to be taken by a scale factor band index, included in control information subjected to bit stream expansion is 0, that is, whether a spectrum coefficient by one block is all zero (S23).例文帳に追加

直交変換部は、ビットストリーム展開された制御情報に含まれるスケールファクタバンドインデックスが取り得る最大値ｍａｘ＿ｓｆｂが０であるか否か、すなわち、１ブロック分のスペクトル係数がすべて０であるか否かを判定する（Ｓ２３）。 - 特許庁

In this semiconductor storage device having a shared sense amplifier, a BLI control circuit 22 for outputting a bit line separation signal BLI is configured so as to latch a block selection signal RBS in accordance with a change in a trigger signal RXT.例文帳に追加

シェアードセンスアンプ構成を有する半導体記憶装置において、ビット線分離信号ＢＬＩを出力するＢＬＩ制御回路２２を、トリガ信号ＲＸＴの変化に応じてブロック選択信号ＲＢＳをラッチするように構成する。 - 特許庁

A control circuit 11-1 of each of the memory blocks 1-1 to 1-N supplies a selection signal YSW1 to transistors 4-1a and 4-1b, and connects a bit line pair BL1 and BL1^- to the local buses 5-1 and 5-2 when the bit line pair BL1 and BL1^- of a memory block is specified by a decoded column address in a read operation.例文帳に追加

各メモリブロック１−１〜１−Ｎの制御回路１１−１は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対ＢＬ１、ＢＬ１￣が指定された場合、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１を供給して、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。 - 特許庁

When distortion slope is calculated at the processing block 103, a monotone decreasing function is introduced and such a distortion slope as lowering the significance of a code of high order bit plane relatively is employed so that truncation amount of a code block including a coefficient of large absolute value is increased but truncation amount of other code block is decreased thus attaining rate control of good subjective image quality.例文帳に追加

処理ブロック１０３におけるディストーションスロープの計算の際に単調減少の関数を導入し、上位ビットブレーンの符号の重要度を相対的に下げるようなディストーションスロープとすることにより、絶対値大きい係数が含まれるコードブロックのトランケーション量を増加させ、そうでないコードブロックのトランケーション量を減少させることにより、主観画質の良好なレート制御を可能とする。 - 特許庁

To realize the continuity of DSV control and the suppression of a DC component in a modulation device for encoding an input data word to be an information word while executing the DSV control, obtaining an LDPC code by a block unit as an organizational code and outputting a code word string having inspection bit information inserted into an information word string.例文帳に追加

ＤＳＶ制御を実行しながら入力データ語を情報語へ符号化し、ブロック単位でＬＤＰＣ符号を組織符号として求め、検査ビット情報を情報語列に挿入した符号語列を出力させる変調装置において、ＤＳＶ制御の連続性とＤＣ成分の抑圧を実現する。 - 特許庁

When a video recording data file is managed as a block on the HDD, a device is in an initialization time of start, when the bit map table on a memory for managing a space of the block on the HDD is made, if initialization of required hardware and software is finished and video recording data can be reproduced, the control part receives reproduction of video recording.例文帳に追加

録画データファイルがＨＤＤ上のブロックとして管理されているときに、装置起動の初期化時であって、ＨＤＤ上のブロックの空きを管理するためのメモリ上のビットマップテーブルを作成しているときに、必要なハードウェアとソフトウェアの初期化が終了して録画データが再生可能になっていれば、制御部は、録画の再生を受け付ける。 - 特許庁

A bit line corresponding to a selected memory cell is connected between write current control line of both sides of the corresponding memory block by turning on transistor switches 102, 103 in response to activation of a column selection line CSL shared between memory blocks, and a data write current flows.例文帳に追加

メモリブロック間で共有されるコラム選択線ＣＳＬの活性化に応答してトランジスタスイッチ１０２，１０３がオンすることによって、選択メモリセルに対応するビット線は、対応のメモリブロックの両側の書込電流制御線の間に接続されて、データ書込電流が流される。 - 特許庁

The number of lines of wirings from gate decoders to sub-decoders which is a factor of determination of layout area is decreased and layout area of X system peripheral circuits is reduced by constituting so that sub-decoders 30 of one block being a control unit of bit lines are controlled by two main decoders 10.例文帳に追加

ビット線の制御単位である１ブロック分のサブデコーダ３０を２個のメインデコーダ１０で制御する構成とすることにより、レイアウト面積の決定要因となっていたゲートデコーダからサブデコーダへの配線ＳＧの本数を減らし、Ｘ系周辺回路のレイアウト面積を低減する。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

The memory controller 200 includes a rectangular area specification register 210 for specifying a rectangular area in a display area, an address generation circuit 220 for generating an address of a memory corresponding to the position of each pixel in the rectangular area, a color specification register 230 for specifying specific pixel data, and a bit block transfer control register 240.例文帳に追加

メモリコントローラ２００は、表示領域内に矩形領域を指定するための矩形領域指定レジスタ２１０と、矩形領域内の各画素の位置に対応するメモリのアドレスを生成するアドレス生成回路２２０と、指定画素データが指定される色指定レジスタ２３０と、ビットブロック転送制御レジスタ２４０とを含む。 - 特許庁

The semiconductor memory device is equipped with: a memory block including a plurality of word lines, a plurality of bit lines and a plurality of memory cells; an oscillation circuit with a delay speed adjustment circuit to be controlled based on a test signal added thereto; and an access control circuit for sequentially accessing the plurality of memory cells based on an output of the oscillation circuit in refresh mode.例文帳に追加

半導体記憶装置は、複数のワード線と、複数のビット線と、複数のメモリセルとを含むメモリブロックと、テスト信号に基づいて制御される遅延速度調整回路が付加された発振回路と、リフレッシュモード時、発振回路の出力に基づいて複数のメモリセルを順次アクセスするアクセス制御回路と、を備える。 - 特許庁