「buffer gate」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The connection of the first switch circuit is changed over to the buffer circuit side and a start pulse and a clock are inputted to the shift register to operate the same, by which only the necessary gate line is driven through the buffer circuit controlled with the second switch and the driving of the unnecessary gate line is stopped.例文帳に追加

第１スイッチ回路の接続をバッファ回路側に切り換え、スタートパルスとクロックを入力してシフトレジスタを動作させることにより、第２スイッチで制御されたバッファ回路を介して必要なゲート線のみを駆動し、必要でないゲート線の駆動を停止する。 - 特許庁

A control circuit inputs data to the second buffer by control of the data transfer gate without inputting data to the first buffer by control of the data capturing gate in accordance with a time from activation of a write-enable signal to change of a data mask signal.例文帳に追加

制御回路は、ライトイネーブル信号が活性化してからデータマスク信号が変化するまでの間の時間に応じて、データ取り込みゲートの制御により第１のバッファにデータを入力せず、かつデータ転送ゲートの制御により第２のバッファにデータを入力する。 - 特許庁

There are provided the thin film transistor including: a primary buffer layer formed of an amorphous silicon film located on a substrate; a secondary buffer layer located on the primary buffer layer; a semiconductor layer located on the secondary buffer layer; and a gate electrode located on the semiconductor layer, and the method of manufacturing the thin film transistor.例文帳に追加

基板上に設けられた非晶質シリコン膜で形成された第１バッファ層と、前記第１バッファ層上に設けられた第２バッファ層と、前記第２バッファ層上に設けられた半導体層と、前記半導体層上に設けられたゲート電極と、を含む薄膜トランジスタとその製造方法を提供する。 - 特許庁

In the stick driver of the scanning side which is constituted of a shift register circuit, a level shifter circuit and a buffer circuit, gate insulating films of TFTs of the buffer circuit in which the breakdown strength of 30 V is required are formed thick.例文帳に追加

シフトレジスタ回路、レベルシフタ回路、バッファ回路から構成する走査線側のスティックドライバでは、３０Ｖの耐圧が要求されるバッファ回路のＴＦＴはゲート絶縁膜を厚く形成する。 - 特許庁

In an IGBT (Insulated Gate Bipolar Transistor), an insulating region 62 is formed as extended in the drift layer 28 up to a buffer layer 26 and arranged while being dispersed along an interface between the buffer layer 26 and the drift layer 28.例文帳に追加

ＩＧＢＴにおいて、ドリフト層２８内を伸びてバッファ層２６に達するとともに、バッファ層２６とドリフト層２８の界面に沿って分散配置されている絶縁領域６２が形成されている。 - 特許庁

After an insulating film 9 is formed on the gate electrode 8, the rear surface of the N^+-buffer layer 2 is irradiated with a first laser light beam to be planarized.例文帳に追加

ゲート電極８上に絶縁膜９を形成後、Ｎ^＋バッファ層２の裏面に第１のレーザを照射して裏面を平坦化する。 - 特許庁

To provide a slew rate adjustment circuit for preventing the slew rate of an output buffer from changing by a large amount due to variations in a gate capacitance.例文帳に追加

ゲート容量のばらつきにより出力バッファのスルーレートが大きく変化することを回避するスルーレート調整回路の提供。 - 特許庁

An OR gate 51 constituting a bi-directional terminal switching control circuit 5 is provided between a integrated circuit 1 and a 3-state buffer 4.例文帳に追加

双方向端子切替え制御回路５を構成するオアゲート５１は、集積回路１とスリーステートバッファ４との間に配置されている。 - 特許庁

To perfectly prevent the outflow of polluted water to a buffer basin and general rivers by issuing the closing command of a buffer basin on-off gate, the opening command of a polluted wastewater flow dividing on-off gate and the closing command of a buffer basin outlet on-off gate at an operation arriving time.例文帳に追加

仮に工場内の建屋等より汚濁水が流出したとしても、迅速且つ自動的に緩衝池入口開閉ゲートを閉じると共に汚濁排水分流開閉ゲートを開いて汚濁水を汚濁水分流排水路を介して汚濁水分流処理池へ分流でき、それによって汚濁水を緩衝池及び一般河川への流出を完全に食い止めることができる排水処理の制御方法を提供する。 - 特許庁

To provide a method for forming a gate of a semiconductor device which effectively prevents a bowing from being formed on a sidewall of a gate pattern by protecting sidewalls on layers excluding a film being etched using a buffer film.例文帳に追加

半導体素子のゲート形成方法であって、エッチング対象膜以外の層の側壁をバッファ膜で保護することで、ゲートパターンの側壁にボーイングが形成されるのを有効に防ぐようにする。 - 特許庁

The Q output signal of the flip flop 602 and a control signal SCO are inputted to an AND gate circuit 603, and the gate output signal is inputted to the control terminal of the three state buffer 303.例文帳に追加

フリップ・フロップ６０２のＱ出力信号とコントロール信号ＳＣＯとをＡＮＤゲート回路６０３に入力し、そのゲート出力信号をスリーステート・バッファ３０３のコントロール端子に入力する。 - 特許庁

The voltage of a hold capacitor 4 is applied to the substrate gate of an NMOS transistor 21 constituting an analog switch 3 using a buffer amplifier 24 and/or the voltage of the hold capacitor 4 is applied to the substrate gate of a PMOS transistor 22 constituting the analog switch 3 using a buffer amplifier 25.例文帳に追加

アナログスイッチ３を構成するＮＭＯＳトランジスタ２１のサブストレートゲートにバッファアンプ２４を用いてホールドコンデンサ４の電圧を印加するようにし、及び／又はアナログスイッチ３を構成するＰＭＯＳトランジスタ２２のサブストレートゲートにバッファアンプ２５を用いてホールドコンデンサ４の電圧を印加するようにした。 - 特許庁

The semiconductor layer (buffer layer) 9 has a gate impurity region 12, which contains an added impurity of conductivity which is opposite to that of the channel in its contacting part with the gate electrode 1, and the percentage composition of the Al element of the compound constituting the buffer layer 9 is changed halfway in the thickness direction.例文帳に追加

半導体層（バッファ層９）は、ゲート電極１３に接する部分にチャネルとは逆導電型の不純物が添加されたゲート不純物領域１２を有し、当該バッファ層９を構成する化合物の特定の元素（Ａｌ）の組成比が厚さ方向の途中で変えてある。 - 特許庁

The transistor includes a gate insulating layer at least whose uppermost surface is a silicon nitride layer, a semiconductor layer over the gate insulating layer, and a buffer layer over the semiconductor layer, and the concentration of nitrogen in the vicinity of an interface between the semiconductor layer and the gate insulating layer in the semiconductor layer is lower than that of the buffer layer and other parts of the semiconductor layer.例文帳に追加

少なくとも最表面が窒化シリコン層であるゲート絶縁層と、前記ゲート絶縁層上に設けられた半導体層と、前記半導体層上にバッファ層を有し、該半導体層中のゲート絶縁層との界面近傍における窒素の濃度は、半導体層の他の部分及びバッファ層よりも低い薄膜トランジスタを作製する。 - 特許庁

Consequently, the gate having accessed the enable signal at the earliest drives the tri-state buffer and masks gates gaining access later so that a bus conflict is prevented.例文帳に追加

これにより、イネイブル信号を一番早くアクセスしたものが３ステートバッファを駆動し、後からアクセスしたものをマスクしてバス競合を防止する。 - 特許庁

The gate electrodes of the FETs of cascade circuits of the 1st and 2nd paths are so coupled, that they are biased with relative source voltages of the buffer.例文帳に追加

第1及び第2のパスのカスコード回路のFETのゲート電極は、バッファの相対する電源電圧によってバイアスされるように結合される。 - 特許庁

Solutions are successively presented while considering the combination of a wiring route, buffer insertion and gate multiplexing and the optimum solution is selected out of these solutions.例文帳に追加

配線経路、バッファ挿入、及びゲート多重化の組合せを同時に考慮しながら解を列挙し、その中から最適な解を選択する。 - 特許庁

In such a method, sidewalls on layers excluding a target film being etched are protected with such a buffer film followed by a gate etching process.例文帳に追加

それによって、エッチング対象となるターゲット膜以外の層の側壁をそうしたバッファ膜で保護し、その後にゲートエッチング工程を実施する。 - 特許庁

A buffer circuit, an inverter circuit and the like include in combination: a first transistor in which both of a source electrode and a drain electrode overlap a gate electrode; and a second transistor in which a source electrode overlaps a gate electrode and a drain electrode does not overlap the gate electrode.例文帳に追加

ソース電極及びドレイン電極の両方がゲート電極に重なる第１のトランジスタと、ソース電極はゲート電極と重ね、且つ、ドレイン電極はゲート電極と重ならない第２のトランジスタとを組み合わせてバッファ回路やインバータ回路などを構成する。 - 特許庁

The voltage applied to the buffer circuit is reduced by separately providing buffer circuits connected to gate electrodes of an N channel transistor and a P channel transistor which are connected to scanning lines and by making respective driving voltages different.例文帳に追加

走査線につながるＮチャネル型トランジスターとＰチャネル型トランジスターのゲート電極に繋がるバッファ回路を別個に設け、それぞれの駆動電圧を異なったものとすることでバッファ回路にかかる電圧を低減する。 - 特許庁

This field-effect transistor has a semi-insulating GaAs substrate 1, impurities layer 120, undoped GaAs buffer layer 2, undoped AlGaAs buffer layer 3, undoped GaAs buffer layer 4, n-type GaAs channel layer 5, gate electrode 15, source electrode 19, and drain electrode 18.例文帳に追加

電界効果トランジスタは、半絶縁性ＧａＡｓ基板１と、不純物層１２０と、アンドープＧａＡｓバッファ層２と、アンドープＡｌＧａＡｓバッファ層３と、アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓチャネル層５と、ゲート電極１５と、ソース電極１９と、ドレイン電極１８とを備えている。 - 特許庁

In the mobile phone, a buffer 14 is provided in the front stage of a transistor 12 of a boosting circuit 8, the parasitic capacity value of the input node of the buffer 14 is set to be smaller than the parasitic capacity value of the gate of the transistor 12, and the transistor 12 and the buffer 14 are mounted on one semiconductor chip 21.例文帳に追加

この携帯電話機では、昇圧回路８のトランジスタ１２の前段にバッファ１４を設け、バッファ１４の入力ノードの寄生容量値をトランジスタ１２のゲートの寄生容量値よりも小さく設定し、トランジスタ１２およびバッファ１４を１つの半導体チップ２１に搭載する。 - 特許庁

Since a voltage loaded to a gate of a transistor in an output buffer circuit 10 is 1.65 V, 1.65 V or more is enough for gate voltage resistance of transistors Tn20, Tp22 and it does not exceed an amplitude 3.3 V of signal output.例文帳に追加

出力バッファ回路１０のトランジスタのゲートに掛かる電圧は１．６５Ｖであるため、トランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、１．６５Ｖ以上あればよく、信号出力の振幅３．３Ｖを超えない。 - 特許庁

A noise detecting section 80 performs noise detection for the wideband signal A2, and a gate signal generating section 90 generates a gate signal of the same length as the size of the delay buffer 40 when noise is detected.例文帳に追加

ノイズ検出部８０は、広帯域信号Ａ２に対してノイズの検出を行い、ゲート信号作成部９０は、ノイズが検出された際に、遅延バッファ４０のサイズと同じ長さのゲート信号を作成する。 - 特許庁

A buffer constituting a peripheral driving circuit includes a plurality of stages of CMOS inverters, and an n type TFT of an odd-numbered inverter is of a double-gate structure, and an n type TFT of an even-numbered inverter is of a single gate structure.例文帳に追加

周辺駆動回路を構成するバッファは、複数段のＣＭＯＳ型インバータを含み、奇数番目のインバータのｎ型ＴＦＴはダブルゲート構造、偶数段目のインバータのｎ型ＴＦＴはシングルゲート構造とする。 - 特許庁

An input buffer 1 of an LSI chip has a transmission line 12 connecting its one terminal C to a signal input terminal B via a transfer gate 11.例文帳に追加

ＬＳＩチップの入力バッファ１は、一端Ｃが転送ゲート１１を介して信号入力端子Ｂに接続される伝送線路１２を有する。 - 特許庁

To provide a gate type gear shift lever device that can suppress a bumping noise at a time of a gear shift operation and automatically remove an adhesion of wax on a buffer member.例文帳に追加

シフト操作時の打音を低減し、かつ緩衝部材のワックスの付着を自動的に除去することができるゲート式シフトレバー装置を提供する。 - 特許庁

To provide a semiconductor device having a polymetal gate electrode that is provided with a barrier film formed from a TiN film and a buffer layer, and to provide its manufacturing method.例文帳に追加

ＴｉＮ膜及びバッファ層から形成されるバリアー膜を備えるポリメタルゲート電極を持つ半導体素子及びその製造方法を提供する。 - 特許庁

The package is also mounted with a turn-off buffer which discharges a gate load to either of the first and second external current terminals when the switching device is turned off.例文帳に追加

このパッケージに、スイッチング素子のターンオフ時にそのゲート電荷を第１及び第２の外部電流端子のいずれかに放電させるターンオフバッファが搭載される。 - 特許庁

By forming this buffer region 10 having no MOS structure part, increase in breaking current and reduction in the failure of a dielectric strength between a gate and an emitter are contrived.例文帳に追加

このＭＯＳ構造部がないバッファ領域１０を形成することで、遮断電流の増大とゲート／エミッタ間の絶縁耐圧不良の低減が図れる。 - 特許庁

At the changeover of the recording and standby, a control pulse is outputted to a time constant changeover means by a changeover means 20 to open a buffer gate 21 for the specified time.例文帳に追加

記録と待機の切り替えに際し、切替手段２０は時定数切替手段へコントロールパルスを出力し、所定時間だけバッファゲート２１を開ける。 - 特許庁

The logical gate correction part 3 comprises a logical smoothing part 4, a logical construction part 5, a relay buffer insert part 6, and an arrangement/outline wiring part 7.例文帳に追加

論理ゲート修正部３は、論理平坦化部４と、論理構造化部５と、中継バッファ挿入部６と配置・概略配線部７とを有する。 - 特許庁

The semiconductor device driver circuit 13 of an electronic circuit 1 comprises a gate resistor 21; a voltage source 22; a di/dt feedback part 23; and a buffer 111.例文帳に追加

電子回路１の半導体素子駆動回路１３は、ゲート抵抗２１と、電圧源２２と、ｄｉ／ｄｔ帰還部２３と、バッファ１１１と、を備えている。 - 特許庁

A local clock buffer circuit 106 produces a local clock signal L-CLK from a system clock signal SYS-CLK according to the gate signal 110.例文帳に追加

ローカルクロックバッファ回路１０６は、ゲート信号１１０に応じて、システムクロック信号ＳＹＳ−ＣＬＫからローカルクロック信号Ｌ−ＣＬＫを生成する。 - 特許庁

A conductive films 38a for buffer is formed on the opposite sides of the trench while being separated and a gate electrode 42a is formed in between through an insulation film.例文帳に追加

そのトレンチの両側にバッファ用導電膜３８ａを分離して形成させ、その間にゲート電極４２ａを絶縁膜を介して形成させた。 - 特許庁

A CCD30 comprises a plurality of light receiving elements 50, a field shift gate 51, first and second buffer memories 52, 53, a vertical transmission path 54, and a horizontal transmission path 56.例文帳に追加

ＣＣＤ３０は、複数の受光素子５０、フィールドシフトゲート５１、第１及び第２バッファメモリ５２，５３、垂直転送路５４、水平転送路５６からなる。 - 特許庁

A gate insulating film is formed over a gate electrode, and a microcrystalline semiconductor film which functions as a channel formation region is formed over the gate insulating film, and a buffer layer is formed over the microcrystalline semiconductor film, and a pair of source and drain regions are formed over the buffer layer, and a pair of the source and drain electrodes in contact with the source and drain regions are formed.例文帳に追加

ゲート電極上にゲート絶縁膜が形成され、ゲート絶縁膜上にチャネル形成領域として機能する微結晶半導体膜が形成され、微結晶半導体膜上にバッファ層が形成され、バッファ層上に一対のソース領域及びドレイン領域が形成され、ソース領域及びドレイン領域に接する一対のソース電極及びドレイン電極が形成される。 - 特許庁

A writing pulse generation circuit 1 consisting of a delay buffer 103, an OR gate 202, a delay buffer 104, and an OR gate 203 is prepared and the delay time D of each of the delay buffers 103, 104 is set up to a prescribed value larger than the data holding time of the storage element 4 and considering the delay amounts of respective wiring parts and elements.例文帳に追加

ディレイバッファ１０３，ＯＲゲート２０２，ディレイバッファ１０４，ＯＲゲート２０３からなるライトパルス生成回路１を設け、ディレイバッファ１０３，１０４のそれぞれの遅延時間Ｄを記憶素子４のデータホールドタイムより大きく、然も、各部の配線及び素子における遅延量を考慮した所定値に設定する。 - 特許庁

The picture data and the inspection data are temporarily stored in a ring buffer, past data at least about a GATE signal sent from the sensor 11 is acquired by accessing a ring buffer on the basis of relative positional information obtained from the GATE signal and the picture data and the inspection data are synchronously stored in a storage device.例文帳に追加

画像データと検査データは、リングバッファに一時的に記憶され、視覚センサから送られるＧＡＴＥ信号からの相対位置情報に基づき、少なくともＧＡＴＥ信号に対して過去のデータはリングバッファにアクセスして取得し、画像データと検査データとの同期をとってストレージデバイスに記憶させる。 - 特許庁

Pedestals 31, 32 are formed on a buffer region 4 so that the height of the surface of a second metal layer 19 on the buffer region 4 is higher than that on a gate region 3 before pressure is applied to a contact terminal member 6.例文帳に追加

コンタクト端子体６の未加圧状態においては、第２金属層１９の、バッファ領域４上の表面高さがゲート領域３上の表面高さよりも高くなるように、バッファ領域４上に台座部３１，３２を設ける。 - 特許庁

The thin film transistor includes: a substrate; a source electrode and a drain electrode on the substrate; an oxide active layer between the source electrode and the drain electrode; a gate electrode on one side of the oxide active layer; a gate insulating film between the gate electrode and the oxide active layer; and a buffer layer between the gate insulating film and the oxide active layer.例文帳に追加

本発明の薄膜トランジスターは、基板、基板上のソース電極、及びドレーン電極、ソース電極、及びドレーン電極間の酸化物活性層、酸化物活性層の一面の上のゲート電極、ゲート電極と酸化物活性層との間のゲート絶縁膜、及びゲート絶縁膜と酸化物活性層との間の緩衝層を含む。 - 特許庁

This drive/protective device includes a buffer circuit 2 for controlling the switching operation of a switch element Q1 by applying the power from a gate power supply line 3 to the gate terminal G of the switch element Q1 based on a drive pulse signal Sdp.例文帳に追加

駆動・保護装置は、ゲート電源供給線３からの電力を駆動パルス信号Ｓｄｐに基づいてスイッチ素子Ｑ１のゲート端子Ｇに印加して、スイッチ素子Ｑ１のスイッチング動作を制御するバッファ回路２を備える。 - 特許庁

Electric charges at the gate terminal are pulled out at a fixed current value by the current of the switchable current source 52, even when the gate voltage of the NMOS transistor 15 of the output buffer 8 varies within a range of variations of a threshold voltage Vth.例文帳に追加

前記ＳＷ機能付電流源５２の電流は、前記出力バッファ８のＮＭＯＳトランジスタ１５のゲート電圧が閾値電圧Ｖｔｈのばらつき範囲内でばらついても、一定の電流値でゲート端子の電荷を引き抜く。 - 特許庁

In the manufacturing method, there are formed successively on a substrate 11, a buffer layer 12, a channel layer 13, a spacer layer 14, a barrier layer 15, a well layer 16, a barrier layer 17, a floating region 18, a gate barrier layer 19, a cap layer 20, and a gate electrode 21.例文帳に追加

基板１１の上にバッファ層１２、チャネル層１３、スペーサ層１４、障壁層１５、井戸層１６、障壁層１７、浮遊領域１８、ゲート障壁層１９、キャップ層２０およびゲート電極２１を順次形成する。 - 特許庁

A compound semiconductor device 100 is equipped with an N+-GaAs drain layer 12, an N+-GaAs buffer layer 14, an N-GaAs channel layer 16, a P+-InGaP gate layer 28, an N+-InGaP source layer 30, a drain electrode 22, a gate electrode 24, and a source electrode 26.例文帳に追加

本発明において、化合物半導体素子１００が、ｎ^+GaAsドレイン層１２、ｎ^+GaAsバッファ層１４、ｎ^-GaAsチャネル層１６、ｐ^+InGaPゲート層２８、ｎ^+InGaPソース層３０、ドレイン電極２２、ゲート電極２４およびソース電極２６を備える。 - 特許庁