「buffer gate」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Local buffer amplifiers 11-1 to 11-3 with AND gate are provided in each control signal generating circuit 4a, 5a, 6a, logical product operation of a transmitted internal clock signal and each activation signal is performed, buffer-amplification is performed, and the signal is outputted.例文帳に追加

アンドゲート付きローカルバッファアンプ１１−１乃至１１−３は、各制御信号発生回路４ａ，５ａ，６ａ内に設けられ、伝送された内部クロック信号と各活性信号との論理積演算を行いかつ緩衝増幅して出力する。 - 特許庁

The read-out optical gate switch transmits the input light as the delayed output of the optical buffer circuit in accordance with the read-out control signal for arbitrarily controlling the delay time.例文帳に追加

読出用光ゲートスイッチは、遅延時間を任意に制御するための読出用制御信号に応じて、入力された光を透過して光バッファ回路の遅延出力とする。 - 特許庁

To provide an insulated gate bipolar transistor which has a buffer region containing arsenic and has high reliability and a high-speed switching speed, and a method for manufacturing the transistor.例文帳に追加

ヒ素を含むバッファ領域を備え、高い信頼性と高速のスイッチング速度とを有する絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供する。 - 特許庁

The absolute value of the threshold voltage of the Nch insulated gate type field effect transistor NT1 is higher than that of the threshold voltage of a transistor that constitutes the buffer BUFF1.例文帳に追加

Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１の閾値電圧の絶対値がバッファＢＵＦＦ１を構成するトランジスタの閾値電圧の絶対値よりも高い。 - 特許庁

When an output of a NAND gate 11 goes to the 'Lo' after a delay time of a delay buffer 13 after the input selection signal goes to the 'Hi', the tri-state inverter 3 is enabled.例文帳に追加

トライステートインバータ３は、入力選択信号が“Ｈｉ”へ移行後の、遅延バッファ１３の遅延時間後に、ＮＡＮＤゲート１１出力が“Ｌｏ”へ移行してイネーブルになる。 - 特許庁

On a control signal line from a motor control microcomputer 206 to a gate driving part 109, buffers 202a, 202b are provided on the downstream side than a buffer 201.例文帳に追加

モータ制御マイコン２０６からゲート駆動部１０９までの制御信号ライン上において、バッファ２０２ａ，２０２ｂはバッファ２０１よりも下流側に設けられている。 - 特許庁

To reduce current consumption and to improve an operation frequency when plural gate circuits scattered in a semiconductor integrated circuit are selectively driven by a buffer circuit.例文帳に追加

半導体集積回路内に散在する複数のゲート回路をバッファ回路で選択的に駆動する際の消費電流の低減と動作周波数の向上とを図る。 - 特許庁

A buffer 2 is connected to the gate of the transistor TR1, and a current limiting resistor R2 is connected between the drain of transistor TR1 and the cathode of laser diode 3.例文帳に追加

バッファ２はトランジスタＴＲ１のゲートと接続されており、トランジスタＴＲ１のドレインとレーザダイオード３のカソードとの間に電流制限抵抗Ｒ２が接続されている。 - 特許庁

The transistors of an output buffer transistor group 20 of a gate array structure are so structured as to be electrically isolated from each other, whereby the body potentials of the transistors are set independent.例文帳に追加

ゲートアレイ構成の出力バッファ用トランジスタ群２０の各トランジスタを電気的に分離する構成を用いて各トランジスタのボディ電位を独立なものとする。 - 特許庁

The optical buffer circuit includes a light source 10, an inversion optical gate switch 11 to block the output light from the light source in accordance with a block control signal, and an optical bistable device 12.例文帳に追加

光バッファ回路は、光源１０と、遮断制御信号に応じて、光源の出力光を遮断する反転光ゲートスイッチ１１と、光双安定素子１２を有する。 - 特許庁

The GaN-based semiconductor element 1 has the gate insulating film 17 formed between a channel layer 14 laminated over a substrate 11 via a buffer layer 13 and made of a p-type GaN-based compound semiconductor, and a gate electrode G, wherein the gate insulating film 17 is an SiO_2 film formed by a normal-pressure CVD method.例文帳に追加

基板１１上にバッファ層１３を介して積層されたｐ型のＧａＮ系化合物半導体からなるチャネル層１４とゲート電極Ｇとの間にゲート絶縁膜１７が形成されたＧａＮ系半導体素子１において、ゲート絶縁膜１７が、常圧ＣＶＤ法により成膜されたＳｉＯ_2膜である。 - 特許庁

To provide a method for manufacturing a self-aligned ferroelectric gate transistor using a buffer layer with a large etching selectivity, which can achieve a higher degree of integration of the self-aligned ferroelectric gate transistor while preventing damage to a silicon substrate by forming a buffer layer with a large etching selectivity between the silicon substrate and a ferroelectric layer and then performing dry etching.例文帳に追加

シリコン基板と強誘電体層間に蝕刻選択比の高いバッファ層を形成して乾式蝕刻を遂行することで、シリコン基板の損傷を防止しながら自己整列強誘電体ゲートトランジスタの集積度を向上し得る蝕刻選択比の大きいバッファ層を利用した自己整列強誘電体ゲートトランジスタの製造方法を提供する。 - 特許庁

The film thickness (second film thickness) of a gate insulating film of a transistor constituting a data line driving circuit (4) is less than the film thickness (first film thickness) of a gate insulating film of a transistor constituting a scanning line drive circuit (1), a pixel array (2) and a buffer (3).例文帳に追加

データ線駆動回路（４）を構成するトランジスタのゲート絶縁膜の膜厚（第２の膜厚）を、走査線駆動回路（１），画素アレイ（２）ならびにバッファ（３）を構成するトランジスタのゲート絶縁膜の膜厚（第１の膜厚）よりも薄く設定する。 - 特許庁

A lower transparent panel substrate 20 has a TFT forming layer 40 formed on a buffer layer 32 on a lower glass substrate 30, and is provided with the pixel electrode layer 60 on its gate film layer 36 together with a gate line 42 and a common line 50.例文帳に追加

下側の透明パネル基板２０において、下ガラス基板３０上のバッファ層３２の上にＴＦＴ形成層４０が形成され、そのゲート膜層３６の上に、ゲートライン４２、コモンライン５０と共に画素電極層６０が設けられる。 - 特許庁

The degradation processing part 26 is provided with: a constant gate degrading part 28 for putting a plurality of constant gates together into one; a buffer degradation part 30 for deleting buffers without fanout; and an identical fine gate degrading part 32 for putting the identical fine gates together into one.例文帳に追加

縮退処理部２６は、複数の定数ゲートを１つにまとめる定数ゲート縮退部２８、ファンアウトなしバッファを削除するバッファ縮退部３０及び同一ファンインゲートを１つにまとめる同一ファンインゲート縮退部３２を備える。 - 特許庁

Thus, it is prevented that a high voltage is applied between the gate and the back-gate of the transistors Pt 11 to Pt 15 at the application of the external voltage signal EB to the input and output buffer independently of application / non application of the high level power supply VDE.例文帳に追加

これにより、高電位電源ＶＤＥの供給時／非供給時に関わらず、外部からの電圧信号ＥＢの入力時には各トランジスタＰｔ１１〜Ｐｔ１５のゲート−バックゲート間に高電圧が印加されることが防止される - 特許庁

The gate control signal 6 is sequentially generated for each overflow signal 9 and the value of the timer buffer 8 selected by the ON/OFF signal selection section 13 and the 0/1 signal selection section 12 is latched by the binary counter 3 depending on the value of an output data buffer 11.例文帳に追加

オーバーフロー信号９の発生毎に順次ゲート信号制御信号６が生成され出力データバッファ１１の値に応じてオン／オフ信号選択部１３、０／１信号選択部１２により選択されたタイマバッファ８の値がバイナリカウンタ３にラッチされる。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

The semiconductor device is provided with a reversed amplifier 160 which is arranged in parallel to the vibrator and formed by using an insulated gate transistor, a buffer circuit 180 for transmitting a signal output from the reversed amplifier to the other circuit, and a transmission gate 170A which is arranged between the output terminal of the reversed amplifier and the input terminal of the buffer circuit and formed by using an insulated gate transistor.例文帳に追加

半導体装置は、振動子と並列に設けられ、絶縁ゲート型のトランジスタを用いて形成された反転増幅器１６０と、絶縁ゲート型のトランジスタを用いて形成され、反転増幅器から出力される信号を他の回路に伝達するためのバッファ回路１８０と、反転増幅器の出力端子とバッファ回路の入力端子との間に設けられ、絶縁ゲート型のトランジスタを用いて形成されたトランスミッションゲート１７０Ａと、を備える。 - 特許庁

A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.例文帳に追加

半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁

After a dummy gate resist pattern 24 is formed on a GaAs substrate 11 on which a buffer layer 12, a channel layer 13, a Schottky layer 15 and a cap layer 16 have been stacked, an SiO2 film 26 having a gate opening 25 is formed through evaporation and lift off.例文帳に追加

バッファ層１２とチャネル層１３と電子供給層１４とショットキ層１５とキャップ層１６とを積層したＧａＡｓ基板１１上にダミーゲートレジストパターン２４を形成後、蒸着、リフトオフによりゲート開口部２５を持つＳｉＯ_2膜２６を形成する。 - 特許庁

In the semiconductor device 70, a P-base layer 4, a P^+-contact layer 5, and an N^+-source layer 6 are formed on a surface region of an N^- high-resistance layer 3 on an N^+-buffer layer 2, and a gate insulating film 7 and a gate electrode 8 are formed in a laminated manner on the N^- high-resistance layer 3.例文帳に追加

半導体装置７０では、Ｎ^＋バッファ層２上のＮ^−高抵抗層３の表面領域にＰベース層４、Ｐ^＋コンタクト層５、Ｎ^＋ソース層６を形成し、Ｎ^−高抵抗層３上にゲート絶縁膜７及びゲート電極８を積層形成する。 - 特許庁

The organic thin film semiconductor transistor comprises a substrate, a gate electrode, a gate insulating layer, an organic semiconductor active layer, a source-drain electrode, and a protective layer, and further, a buffer layer installed between the above-mentioned organic semiconductor active layer and the above-mentioned protective layer.例文帳に追加

基板、ゲート電極、ゲート絶縁層、有機半導体活性層、ソース−ドレイン電極、および保護層を含み、前記有機半導体活性層と前記保護層との間に緩衝層が介設されていることを特徴とする有機薄膜半導体トランジスター。 - 特許庁

After forming a dummy gate resist pattern 24 on a GaAs substrate 11 for which a buffer layer 12, a channel layer 13, an electron supply layer 14, a Schottky layer 15 and a cap layer 16 are laminated, an SiO2 film 26 provided with a gate-opening part 25 is formed by vapor deposition and lift-off.例文帳に追加

バッファ層１２とチャネル層１３と電子供給層１４とショットキ層１５とキャップ層１６とを積層したＧａＡｓ基板１１上にダミーゲートレジストパターン２４を形成後、蒸着、リフトオフによりゲート開口部２５を持つＳｉＯ_2膜２６を形成する。 - 特許庁

This power amplifier operates, so that the gate capacity of a p-channel power MOSFET 12 can be ignored as the load of a transistor 2 for power amplification by the buffer made of a PNP emitter follower transistor 5.例文帳に追加

ＰＮＰエミッタフォロワートランジスタ5で形成したバッファによりＰチャンネルパワーＭＯＳＦＥＴ１２のゲート容量は電圧増幅用トランジスタ２の負荷として無視できるように動作する。 - 特許庁

The DAC 22 converts a counter measuring value DN into an analog voltage signal V_DAC and supplies it to a gate terminal of an NMOS transistor 14 through a low-pass filter 28 and a buffer amplifier 24.例文帳に追加

ＤＡＣ２２は、カウンタ計数値ＤＮをアナログの電圧信号Ｖ_DACに変換して、ローパス・フィルタ２８およびバッファアンプ２４を介してＮＭＯＳトランジスタ１４のゲート端子に供給する。 - 特許庁

Priority flag is set to the taking-out devices in accordance with conveyance order of the magazines simultaneously to deliver the workpieces 88 by connecting a gate conveyor 92 with the buffer conveyors in accordance with set order of the priority flag.例文帳に追加

これと共に、マガジンの搬送順序に従って取出し装置に優先フラグをセットし、優先フラグのセット順序で、ゲートコンベア９２をバッファコンベアに連結してワーク８８を送り出す。 - 特許庁

If an output voltage outputted from a buffer 3 approaches an earth voltage, a MOS transistor Tn2 is turned off, and clamping to a gate of a MOS transistor Tn is released.例文帳に追加

バッファ３より出力される出力電圧が接地電圧に近づいたとき、ＭＯＳトランジスタＴｎ２がＯＦＦとなり、ＭＯＳトランジスタＴｎのゲートに対するクランプが解除される。 - 特許庁

The open drain buffer includes a number of floating wells, an output switching device, and a well-bias selector corresponding to them, thereby, a gate oxide film is not subjected to a voltage more than a predetermined value.例文帳に追加

オープンドレインバッファは、多数のフローティングウェルと、出力スイッチングデバイスと、対応するウェル・バイアスセレクタとを有し、ゲート酸化膜が予め定められた値より大きい電圧を受けないようにする。 - 特許庁

The scan output signal cut-off means 3 is provided between the scan cell 1a and the scan cell 1b, and a buffer BUFF1 and an Nch insulated gate type field effect transistor NT1 are provided.例文帳に追加

スキャン出力信号遮断手段３は、スキャンセル１ａとスキャンセル１ｂの間に設けられ、バッファＢＵＦＦ１とＮｃｈ絶縁ゲート型電界効果トランジスタＮＴ１が設けられる。 - 特許庁

The charge trap memory device may further include a buffer layer provided between the charge trap layer and the blocking insulating layer, and a gate electrode provided on the blocking insulating layer.例文帳に追加

電荷トラップ型メモリ素子は、電荷トラップ層とブロッキング絶縁膜との間に提供されたバッファ層と、ブロッキング絶縁膜上に提供されたゲート電極とをさらに備えうる。 - 特許庁

To manufacture a semiconductor integrated circuit device in which three kinds of power supply voltages are used with optimized thickness of a gate oxide film of a transistor to be used for an input/output buffer.例文帳に追加

３種類の電源電圧が使用される半導体集積回路装置において、入出力バッファに用いられるトランジスタのゲート酸化膜厚を最適化して製造する。 - 特許庁

The organic FET 1 has a gate electrode 2 formed on one side of a gate insulation film 4, an organic semiconductor layer 6 formed on the other side of the gate insulation film 4, source and drain electrodes 10, 12 formed above the layer 6 and disposed with a constant space between them, and a buffer layer 8 formed between both the electrodes 10, 12 and the organic semiconductor layer 6.例文帳に追加

有機ＦＥＴ１は、ゲート絶縁膜４の一側にゲート電極２を有しており、ゲート絶縁膜４の他側には有機半導体層６、及びその上方に一定の間隔をおいて配置されたソース電極１０及びドレイン電極１２を有しており、さらに両電極１０，１２と有機半導体層６との間にバッファ層８が形成されている。 - 特許庁

An output terminal of a first buffer circuit (101, 102, 105 and 106) is connected to respective gate terminals of a first PMOS transistor P1 and a first NMOS transistor N1, and an input terminal of the first buffer circuit (101, 102, 105 and 106) is connected to one end of an inductance element L1.例文帳に追加

第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の各ゲート端子に第１バッファ回路（１０１，１０２，１０５，１０６）の出力端子を接続し、第１バッファ回路（１０１，１０２，１０５，１０６）の入力端子をインダクタンス素子Ｌ１の他端に接続する。 - 特許庁

Furthermore, a MOS TR 23 is provided in series with a MOS TR 21 being a component of a source follower circuit of the buffer circuit and a voltage being a sum of an input signal voltage Vin and a fixed voltage is applied to the gate of the MOS TR 23 to enhance the linearity of the buffer circuit.例文帳に追加

また、バッファ回路のソースフォロア回路を構成するＭＯＳトランジスタ２１に直列にＭＯＳトランジスタ２３を設け、そのゲートに入力信号電圧Ｖｉｎに固定電圧を加算した電圧を印加することにより、バッファ回路の線形性を改善するものである。 - 特許庁

A revision number comparing part 32 compares the revision number of the alarm information stored in the buffer 34 with that of the part 33, and an alarm notification gate part 31 transfers the alarm information in the buffer 34 to the device 5 on the basis of the comparison results.例文帳に追加

リビジョン番号比較部３２は、メッセージバッファ３４に格納されたアラーム情報のリビジョン番号を最終リビジョン番号保存部３３のものと比較し、アラーム通知ゲート部３１は、その比較結果に基づいてメッセージバッファ３４中のアラーム情報をユーザインタフェース装置５に転送する。 - 特許庁

The semiconductor integrated circuit comprises an external connection terminal 1, the electrostatic discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 41, an interpower supply electrostatic discharge protective circuit 6, and a gate voltage control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路４１と、電源間静電放電保護回路６と、ゲート電圧制御回路７とを備えている。 - 特許庁

An output terminal of a second buffer circuit (103, 104, 107 and 108) is connected to respective gate terminals of a second PMOS transistor P2 and a second NMOS transistor N2, and an input terminal of the second buffer circuit (103, 104, 107 and 108) is connected to the end of the inductance element L1.例文帳に追加

第２ＰＭＯＳトランジスタＰ２および第２ＮＭＯＳトランジスタＮ２の各ゲート端子に第２バッファ回路（１０３，１０４，１０７，１０８）の出力端子を接続し、第２バッファ回路（１０３，１０４，１０７，１０８）の入力端子をインダクタンス素子Ｌ１の一端に接続する。 - 特許庁

A power source disconnection signal transmitting buffer 101 of an inter-frame bus interface card (inter-frame I/F) 61 normally outputs 'L', and when a power source disconnection of an inter-frame I/F 62 of a frame 2 is detected by a power source disconnection detecting part 82, the gate terminal of a power source disconnection signal transmitting buffer 102 is closed.例文帳に追加

架間バスインタフェースカード（以下、架間Ｉ／Ｆと称す）６１の電源断信号送信バッファ１０１は通常”Ｌ”を出力しているが、架２の架間Ｉ／Ｆ６２の電源断を電源断検出部８２で検出すると、電源断信号送信バッファ１０２のゲート端子を閉じる。 - 特許庁

An external CPU 35 judges that a command header in a buffer circuit 21 reaches the number of bytes set to a byte width designation register 33 when a flag 41 is active, and reads the command header from the buffer circuit 21 through an open gate circuit (any one of circuits 23-29) by one accessing.例文帳に追加

外部ＣＰＵ３５は、フラグ４１がアクティブであるとき、バッファ回路２１内のコマンドヘッダがバイト幅指定レジスタ３３に設定されたバイト数に達したと判断し、開いているゲート回路（２３〜２９のいずれか）を通じてバッファ回路２１からコマンドヘッダの読込みを１回のアクセスで行う。 - 特許庁

A manufacturing method of a thin film transistor comprises the steps of forming at least one buffer layer on a substrate, forming a first semiconductor layer on the buffer layer, forming a doped second semiconductor layer on the first semiconductor layer, forming a source electrode and a drain electrodes by patterning the second semiconductor layer, forming a gate insulating film on the source electrode and the drain electrode, and forming the gate electrode on the gate insulating film.例文帳に追加

基板上に少なくとも一つのバッファー層を形成する段階と、前記バッファー層上に第１半導体層を形成する段階と、前記第１半導体層上にドーピングされた第２半導体層を形成する段階と、前記第２半導体層をパターニングしてソース及びドレイン電極を形成する段階と、前記ソース及びドレイン電極上にゲート絶縁膜を形成する段階及び前記ゲート絶縁膜上にゲート電極を形成する段階とを含む。 - 特許庁

When an output waveform is dropped during the address electrical discharge, an NMOS 21 of a buffer circuit 20 is turned on to suppress a low voltage (VDL) from a low voltage power supply terminal VDL due to a back gate effect, and a signal at a potential lower than the VDL is inputted to a gate of an IGBT 13.例文帳に追加

アドレス放電時の出力波形の立ち下がり時には、バッファ回路２０のＮＭＯＳ２１がオンすることで、低電圧電源端子ＶＤＬからの低電圧（ＶＤＬ）はバックゲート効果により抑制され、ＩＧＢＴ１３のゲートには、ＶＤＬよりも低い電位の信号が入力される。 - 特許庁

In the active layer 3 between the N-type buffer region 4 and the P-type base region 6, the N-type base region 12 is provided, and a gate electrode 9 is provided through a gate insulating film 14 extending from the surface of the N-type base region 12 onto the surface of the P-type base region 6.例文帳に追加

Ｎ型バッファ領域４とＰ型ベース領域６との間の活性層３には、Ｎ型ベース領域１２が設けられ、Ｎ型ベース領域１２の表面上からＰ型ベース領域６の表面上に延在するゲート絶縁膜１４を介してゲート電極９が設けられる。 - 特許庁

When a buffer congestion state has taken place in a packet subscriber processor (PPM), the processor transmits a regulation notification, together with an existing signal to a packet gate relay processor (PGW) and a packet gate relay processor for mobile message (M-PGW) to be connected.例文帳に追加

パケット加入者系処理装置（ＰＰＭ）においてバッファ輻輳状態になった場合、接続するパケット関門中継処理装置（ＰＧＷ）及び移動メッセ一ジ用パケット関門中継処理装置（Ｍ−ＰＧＷ）に対して、規制通知を既存信号に相乗りさせて送信する。 - 特許庁

This drive/protective device detects an amount of a time change of a gate voltage VGE of the switch element Q1, detects an amount of time change of an input terminal voltage in the buffer circuit 2, and detects a gate short circuit fault of the switch element Q1 based on these detected amounts of the voltage time changes.例文帳に追加

駆動・保護装置は、スイッチ素子Ｑ１のゲート電圧ＶＧＥの時間変化量を検出すると共に、バッファ回路２における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Ｑ１のゲート短絡故障を検出する。 - 特許庁