「buffer gate」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

By adding an output impedance 14 to an output drive buffer 6 for suppressing the spike-like current, a rise or a fall in a gate control signal va0 of the drive MOS transistor 3 becomes moderate.例文帳に追加

スパイク状の電流を抑えるために出力駆動バッファ６に出力インピーダンス１４を付加することで、駆動MOSトランジスタ３のゲート制御信号va0の立ち上がり、立ち下がりを緩やかにする。 - 特許庁

Then, the semiconductor device 1 has, in an LDMOS region 5, an LDMOSFET (Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor) composed of a body region 8, a drain buffer region 9, a source region 11, a gate electrode 14 etc.例文帳に追加

そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。 - 特許庁

A gate terminal G3 is controlled by the signal of the same phase as an input/output mode switching signal CNT outputted from a buffer circuit 5 and in an input mode, the power supply voltage VDD is applied.例文帳に追加

ゲート端子Ｇ３は、バッファ回路５から出力される入出力モード切替信号ＣＮＴと同相の信号により制御され、入力モードの際、電源電圧ＶＤＤが印加される。 - 特許庁

Even if a try state buffer 12 becomes disabled, instability of pass-though current and gate level inside a test interface circuit 20 is prevented, by shifting a signal line of the main data bus 13 to the prescribed level.例文帳に追加

トライステートバッファ１２がディスエーブルとなっても、主データバス１３の信号ラインを所定レベルにシフトすることにより、テストインターフェイス回路２０の内部での貫通電流やゲートレベルの不定を回避する。 - 特許庁

A contact hole is formed in a gate insulating film 12 formed of SiO_2 and a laminated inter-layer insulating film 13 formed on SiN thereupon by etching using buffer hydrofluoric acid.例文帳に追加

ＳｉＯ_２により構成されたゲート絶縁膜１２およびその上に積層され、ＳｉＮにより構成された層間絶縁膜１３に、緩衝フッ酸を用いたエッチングによりコンタクトホールを形成する。 - 特許庁

A semiconductor display device of the present invention includes a tristate buffer in a gate signal line side driver circuit.例文帳に追加

並びに画素ＴＦＴに印可されるゲートバイアスを従来の電圧付近に保つことでゲート耐圧を確保し、駆動回路全体での低消費電力化を実現できる新たな駆動回路を提供することを目的とする。 - 特許庁

The direction of a current passing through the pixel sensor under reading is inverted to make a transistor for selecting a row play a role of a buffer with respect to a transistor having a gate connected to a node of the photo diode.例文帳に追加

読み出し中のピクセルセンサを通る電流方向の反転は、列を選択するトランジスタに、フォトダイオードのノードに接続されたゲートを有するトランジスタについてのバッファの役割をさせる。 - 特許庁

A gate driver applying a driving signal to scanning lines of a liquid crystal display device is constituted of a large shift register part 171, a logic circuit part 172, a level shifter part 173 and an output buffer part 174.例文帳に追加

液晶表示装置の走査ラインに駆動信号を与えるゲートドライバは大きくシフトレジスタ部１７１，ロジック回路部１７２，レベルシフタ部１７３，また出力バッファ部１７４から構成される。 - 特許庁

A lower transparent panel substrate 20 has a TFT forming layer 40 formed on a buffer layer 32 on a lower glass substrate 30, and a flattening film 44 is formed on its gate film layer 36.例文帳に追加

下側の透明パネル基板２０において、下ガラス基板３０上のバッファ層３２の上にＴＦＴ形成層４０が形成され、そのゲート膜層３６の上に平坦化膜４４が形成される。 - 特許庁

The source of the second transistor 5 consisting of the drain of the first transistor 3 and the DMOSFET is connected with the gate of the second transistor 5, and its connection is connected to an input terminal of a buffer amplifier 6.例文帳に追加

第１トランジスタ３のドレインとＤＭＯＳＦＥＴからなる第２トランジスタ５のソースと第２トランジスタ５のゲートとが接続され、その結線がバッファアンプ６の入力端子に接続されている。 - 特許庁

A buffer 14 supplies gate clock CK1, CK1B to the charge pump circuit 4 and drives it based on a clock signal CK0 biased by the bias current IBO and outputted from the oscillator 12.例文帳に追加

バッファ１４は、バイアス電流ＩＢＯによってバイアスされ、オシレータ１２から出力されるクロック信号ＣＫ０にもとづいて、チャージポンプ回路４にゲートクロックＣＫ１、ＣＫ１Ｂを供給して駆動する。 - 特許庁

The gate terminal level of a first load transistor connected to an external resistor, whose impedance is specified is controlled, so that the voltage of the connection node becomes 1/2 the drive power supply voltage of an output buffer circuit.例文帳に追加

インピーダンス指定の外部抵抗に接続される第１の負荷トランジスタのゲート端子レベルを、それらの接続ノードが出力バッファ回路の駆動電源電圧の１／２になるように制御する。 - 特許庁

The NAND circuit 181 NANDs outputs from the low threshold level buffer circuit 184, the delay circuit 183 and the high threshold value inverter circuit 185 and provides an output to a gate of an N-channel MOS transistor 17.例文帳に追加

ＮＡＮＤ回路１８１は低閾値バッファ回路１８４，遅延回路１８３および高閾値インバータ回路１８５の各出力の論理積をとり、ＮチャネルＭＯＳトランジスタ１７のゲートに出力する。 - 特許庁

A plurality of kinds of transistor bulks having different a gate length and gate width, and different interval between a gate electrode and the contact of a source electrode or a drain electrode are arranged freely in an I/O buffer region and electrostatic protection capability and output drive capability are optimized by connecting transistor bulks, corresponding in number to requested functions or performances, arbitrarily through aluminum interconnect.例文帳に追加

入出力バッファ領域に、ゲート長やゲート幅、さらに、ソース電極やドレイン電極のコンタクトとゲート電極の間隔がそれぞれ異なるトランジスタのバルクを複数種類用意して自由に配置し、要求される機能や性能に応じた数のトランジスタのバルクを任意にアルミ配線により接続して静電保護能力や出力駆動能力の最適化を行う。 - 特許庁

In the storage device, a buffer, where the procedure of a buffer tree is stored to be input to a plurality of boundary scans, is inserted into a signal path between a switching signal (Mode signal) to an output (gate) of each cell and a clock signal (UpdateDR signal) for a final data keeping means (flip-flop) of each cell.例文帳に追加

記憶装置には、さらに、バッファツリー生成の手順が記憶され、複数のバウンダリスキャンセルに入力される、各セルの出力（ゲート）切り替え信号（Ｍｏｄｅ信号）と、各セルの最終データ保持手段（フリップフロップ）のクロック信号（ＵｐｄａｔｅＤＲ信号）の信号経路に、バッファを挿入する。 - 特許庁

A comparison curcuit 54 compares specific data stored in a buffer 52 with target values Tg-R, Tg-G and Tg-B for judging a specific color, and controls the passage/non-passage of background data in a gate circuit 51 installed on a route on which background data are written in the buffer 52 based an enable signal EN corresponding to the comparison result.例文帳に追加

比較回路５４は、バッファ５２に記憶された特定データと特定の色を判断するためのターゲット値Tg-R,Tg-G,Tg-Bとを比較し、その比較結果に応じたイネーブル信号ＥＮに基づきバッファ５２に背景データを書き込む経路上に設けられたゲート回路５１における背景データの通過・非通過を制御する。 - 特許庁

When a mute pattern detection section 48 detects a predetermined mute state in the accumulated voice data in the receive buffer 45, the detection section outputs a detection signal S48 of "1", and a reset signal S49 of "1" output from an AND gate 49 resets the receive buffer 45 and the mute pattern detection section 48.例文帳に追加

無音パタン検出部４８により、受信バッファ４５における蓄積音声データの所定の無音状態が検出されると、“１”の検出信号Ｓ４８が出力され、ＡＮＤゲート４９から出力される“１”のリセット信号Ｓ４９により、受信バッファ４５及び無音パタン検出部４８がリセットされる。 - 特許庁

Since an ON-OFF control signal is in a low state at this time, a low signal is sent out to a gate terminal G of a latch circuit 15 from a control part 14 via a buffer 17, therefore, the test signal sent out to the input terminal D via a buffer 9 is sent out to the control part 14 from an output terminal Q.例文帳に追加

このとき、ＯＮ／ＯＦＦ制御信号がＬｏｗの状態であるので、ラッチ回路１５のゲート端子ＧにＬｏｗの信号がバッファ１７を介して制御部１４より送出されるため、バッファ９を介して入力端子Ｄに送出されるテスト信号が出力端子Ｑより制御部１４に送出される。 - 特許庁

A buffer 14 of a charge pump circuit 13 generates a driving signal /ϕ, ϕ by the oscillation signal, drives capacitors C1, C2, and gives voltage potential higher than power source Vcc to a gate of an n-channel MOSFET Q1.例文帳に追加

チャージポンプ回路１３のバッファ１４は、発振信号によって駆動信号／φ、φを生成し、キャパシタＣ１、Ｃ２を駆動してＮチャネル型ＭＯＳＦＥＴＱ１のゲートに電源Ｖｃｃより高い電位を与える。 - 特許庁

At a point of time when a binary counter 3 latching a value of a timer buffer 8 selected by an ON/OFF period section 13 and a 0/1 signal selection section 12 executes counting, the binary counter 3 generates an overflow signal 9 and a gate signal 6.例文帳に追加

オン／オフ区間選択部１３、０／１信号選択部１２で選択されたタイマバッファ８の値をラッチするバイナリカウンタ３がカウント実行した時点でオーバーフロー信号９を発生しゲート信号６が生成される。 - 特許庁

A gate of the transistor group is connected to a gradation voltage selection data line to be inputted in a ROM decoder 9a and constituted so as to cut the penetration current to the transistor group and buffer B other than selected gradation.例文帳に追加

トランジスタ群のゲートは、ＲＯＭデコーダ９ａに入力される階調電圧選択データ線に接続され、選択する階調以外のトランジスタ群及びバッファＢへの貫通電流をカットできる構成としている。 - 特許庁

The supply of an intermediate-potential signal outputted to an outside output terminal 101 via an output drive section 12 to the input section 21 is inhibited by setting the other buffer gate 24 in a non-conducted state.例文帳に追加

他方のバッファゲート２４を非導通状態にすることで、出力ドライブ部１２を介して外部出力端子１０１に出力された中間電位の信号が入力部２１へ供給されるのを阻止する。 - 特許庁

A buffer layer 102, a channel layer 103, an electron supply layer 104, a barrier layer 105, and a cap layer 106 are successively laminated on a substrate 101; and a gate electrode 108 is formed on the cap layer 106.例文帳に追加

基板１０１上に、バッファ層１０２、チャネル層１０３、電子供給層１０４、バリア層１０５およびキャップ層１０６が順に積層され、キャップ層１０６上にゲート電極１０８が形成される。 - 特許庁

In an output buffer circuit 31, the source of a P-channel MOS transistor M4 is connected to the gate of an N-channel MOS transistor M6 in a push-pull circuit 15, and the N-channel MOS transistor M6 is driven by an output from the source of the P-channel MOS transistor M4.例文帳に追加

出力バッファ回路３１において、PチャネルMOSトランジスタM4のソースは、プッシュプル回路１５のNチャネルMOSトランジスタM6のゲートと接続され、PチャネルMOSトランジスタM4のソース出力によって、NチャネルMOSトランジスタM6が駆動される。 - 特許庁

A gate array 53 receives the image data 59 corresponding to 8 fire cycles from the CPU 51 to latch all of them and the latched image data corresponding to 8 fire cycles are transmitted to a printing buffer 21 by one fire cycle in respective succeeding fire timings.例文帳に追加

ゲートアレイ５３は、各８ファイヤ周期にＣＰＵ５１から８ファイヤ分イメージデータ５９を受けて全部ラッチし、ラッチした８ファイヤ分イメージデータを、後続の各ファイヤタイミングに１ファイヤ分づつ、印刷バッファ２１へ転送する。 - 特許庁

A first polycrystalline silicon film 31 provided on a first relatively thin insulating film 30 under a gate bonding pad 26 functions as a stress buffer layer for buffering stress applied to the first insulating film 30.例文帳に追加

ゲートボンディングパッド２６下の比較的薄い第１の絶縁膜３０上に設けられた第１の多結晶シリコン膜３１は、第１の絶縁膜３０に印加される応力を緩衝する応力緩衝層として機能する。 - 特許庁

Thus, even if such local power source fluctuation occurs, the voltage between the gate and source of the transistor Mn3 is kept to be nearly constant to reduce the variation of the operation delay time of the clock buffer.例文帳に追加

これにより、そのような局部的な電源変動を生じても、電流源ＭＯＳトランジスタ（Ｍｎ３）のゲート・ソース間電圧は略一定に保たれ、クロックバッファの動作遅延時間のばらつきが小さくされる。 - 特許庁

A switching section 50 outputs the signal A3 after timing regulation to a target station extracting section 60 under normal state, and outputs a delay signal stored in the delay buffer 40 in the section of a gate signal.例文帳に追加

切替部５０は、通常の状態においてタイミング調整後信号Ａ３を目的局抽出部６０に出力し、ゲート信号の区間においては、遅延バッファ４０に蓄積された遅延信号を出力する。 - 特許庁

Since the pressure control in the conveying chamber 3 is performed in a state in which air for operating an air cylinder 47 is secured by a check valve 103 and a buffer tank 105, a sudden opening of a gate valve 7b is prevented.例文帳に追加

搬送室３の圧力制御は、逆止弁１０３およびバッファタンク１０５によってエアシリンダ４７の作動用エアを確保した状態で行われるため、ゲートバルブ７ｂの急激な開放が防止される。 - 特許庁

The protection circuit section 4 is provided between the output buffer circuit 3 and the output terminal PADO, and comprises: resistors R1 to R4; a Pch MOS transistor PP1 the gate and the source of which are connected via a resistor R1; and a Nch MOS transistor PN1 the gate and the source of which are connected via a resistor R3.例文帳に追加

保護回路部４は、出力バッファ回路３と出力端子ＰＡＤＯの間に設けられ、抵抗Ｒ１乃至Ｒ４、抵抗Ｒ１によりゲートとソースが接続されたＰｃｈ ＭＯＳトランジスタＰＰ１、及び抵抗Ｒ３によりゲートとソースが接続されたＮｃｈ ＭＯＳトランジスタＰＮ１から構成されている。 - 特許庁

In an output buffer circuit, voltage Vref being gate voltage of a PMOS transistor 31 is changed in accordance with voltage of power supply voltage VCC1, a PMOS transistor 32 is serially connected to the PMOS transistor 31, and gate voltage of the PMOS transistor 32 is changed in accordance with the voltage of the power supply voltage VCC1.例文帳に追加

電源電圧ＶＣＣ１の電圧に応じてＰＭＯＳトランジスタ３１のゲート電圧である電圧Ｖｒｅｆを変えると共に、ＰＭＯＳトランジスタ３１にＰＭＯＳトランジスタ３２を直列に接続しＰＭＯＳトランジスタ３２のゲート電圧を電源電圧ＶＣＣ１の電圧に応じて変えるようにした。 - 特許庁

A p^+-type base region 108, n^+-type emitter region 109, a gate insulating film 110, a gate electrode film 111, an interlayer insulating film 112, p^+-type collector layer 113, and an emitter electrode film 114, are formed on an implanted substrate 102 on which n^--type drift layer 106 and n^+-type buffer layer 107 are formed.例文帳に追加

Ｎ^−型ドリフト層１０６及びＮ^＋型バッファ層１０７を形成した注入基板１０２に、Ｐ^＋型ベース領域１０８及びＮ^＋型エミッタ領域１０９、ゲート絶縁膜１１０、ゲート電極膜１１１、層間絶縁膜１１２、Ｐ^＋型コレクタ層１１３、エミッタ電極膜１１４を形成する。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

The logical circuit can be composed of, for example, an AND gate 413a which is connected to the control signal lines Nd by different combinations, and an inverter buffer 413b which is connected to the control signal lines Nd.例文帳に追加

この論理回路は、例えば、複数の制御信号線Ｎｄに対して異なる組合せで接続されるアンドゲート４１３ａと、制御信号線Ｎｄに接続されるインバータ・バッファ４１３ｂなどによって構成することができる。 - 特許庁

When there is no electrical signal in an additional electrical buffer 24, a determination control circuit 25 sets an optical gate 28 at transmission, and at the same time, stops operation of an optical transmitter 26 for transmitting an optical signal from an optical transmission device 10.例文帳に追加

判定制御回路２５は、追加電気バッファ２４に電気信号がないときには、光ゲート２８を透過に設定すると同時に光送信器２６の動作を停止させて光送信装置１０からの光信号を透過させる。 - 特許庁

In a buffer circuit 40A of a write-scan circuit 40, a capacity element C is connected between an output node Nin of a front stage circuit 41 and a gate electrode of a PMOS transistor 421 configuring the final output stage 42.例文帳に追加

書込み走査回路４０のバッファ回路４０Ａにおいて、前段回路４１の出力ノードＮinと、最終出力段４２を構成するＰＭＯＳトランジスタ４２１のゲート電極との間に容量素子Ｃを接続する。 - 特許庁

The output signal is given to the output buffer 43A via a logic gate 41 together with a port control signal which is output for controlling the external signal terminal 42 when the CPU is in operation.例文帳に追加

そして、前記出力信号は、前記ＣＰＵが動作している期間に前記外部信号端子４２を制御するために出力されるポート制御信号と共に、論理ゲート４１を介して前記出力バッファ４３Ａに与えられる。 - 特許庁

Then, an optimum solution selecting means 8 selects the solution for achieving requested signal delay optimization among the combination of the wiring route, buffer insertion and gate multiplexing over all the circuit with the irreducibly minimum circuit addition.例文帳に追加

そして、回路全体に対する配線経路、バッファ挿入、及びゲート多重化の組合せの中から、最適解選択手段８が、必要最小限の付加回路で、要求される信号遅延最適化を達成する組合せを選択する。 - 特許庁

When an operation detection circuit 36 detects stop of the operation of an actuator control circuit 31 based on clock signals 23, a 3-state buffer 41 (gate circuit) turns output 42 to an actuator drive circuit 21 to a high impedance state.例文帳に追加

３ステートバッファ４１（ゲート回路）は、クロック信号２３に基づくアクチュエータ制御回路３１の動作の停止を動作検出回路３６が検出した場合、アクチュエータ駆動回路２１への出力４２をハイインピーダンス状態とする。 - 特許庁

A buffer material layer 24 is provided in the region between a counter substrate 19 and the pixel electrode 14 and in the region between the metal 23 electrically connected to the pixel electrode 14 and an auxiliary capacitance wiring 17 or the gate wiring 12.例文帳に追加

対向電極１９と画素電極１４との間の領域と、該画素電極１４に電気的に接続された金属２３と補助容量配線１７またはゲート配線１２との間の領域に、緩衝材料層２４を設ける。 - 特許庁

An end portion 17-2 of the gate electrode 17 is formed on an underlying metal 18 formed by a metal containing Ti via an insulating film 14 on a GaN buffer layer 12 surrounding the undoped AlGaN layer 13.例文帳に追加

このゲート電極１７は、その端部１７−２がアンドープＡｌＧａＮ層１３の周囲のＧａＮバッファ層１２上に絶縁膜１４を介してＴｉを含む金属で形成された下地金属１８上に形成されている。 - 特許庁

The page mode flash memory or floating gate memory device includes a page buffer 11 based on constant current bit latch which can perform efficiently program process, program verification, read-out and erasure verification process during page mode operation.例文帳に追加

本発明のページ・モード・フラッシュ・メモリーあるいはフローティング・ゲート・メモリー・デバイスは、ページ・モード動作中に効率よくプログラム・プロセス、プログラム検証、読出し及び消去検証プロセスを可能にする定電流ビット・ラッチに基づくページ・バッファ11を含む。 - 特許庁

Further, a metal film 17 is so formed after forming a polycrystalline silicon film for a buffer (not shown) as to cover the inner surface of the gate insulating film 15 formed into a concave shape, and heat treatment is used to cause its reaction, thus forming a metal silicide film 16a.例文帳に追加

さらに、凹型に形成したゲート絶縁膜１５の内面を覆うように、図示しないバッファーの多結晶シリコン膜を形成後に金属膜１７を形成し、熱処理により反応させて金属珪化膜１６ａを形成する。 - 特許庁

The MOS transistor used in a pre-buffer 15, a three-state circuit 16, and part of circuits (operating with the VCC3) of level shifters 10, 12 and 13 is formed in a gate length Lg shorter than that of the MOS transistor used with the power supply voltage VCC2.例文帳に追加

プリバッファ１５、スリーステート１６、およびレベルシフタ１０，１２，１３の一部回路（ＶＣＣ３で動作）で使用されるＭＯＳトランジスタは、電源電圧ＶＣＣ２で使用されるＭＯＳトランジスタよりも短いゲート長Ｌｇで形成されている。 - 特許庁

An infrared sensor of the present invention clamps a gate voltage of an amplifying transistor 75 in a column amplifier 7 while a non-sensitive pixel row is selected, supplies self heating information obtained from an optical non-sensitive pixel column provided to each row to a column buffer 9, and provides the self heating information to a source voltage of the column amplifier 7 from the column buffer 9.例文帳に追加

本発明の赤外線センサは、無感度画素行を選択しながらカラムアンプ７における増幅トランジスタ７５のゲート電圧をクランプし、かつ各行に設けられた光学的無感度画素列から得られる自己加熱情報を、カラムバッファ９に供給し、カラムバッファ９からカラムアンプ７のソース電圧に自己過熱情報を与える構造を有する。 - 特許庁