「buffer gate」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In write processing from the semiconductor device 10 to the external device 20, the control circuit 105 turns off the pull-down resistor RD 103 and cancels the fixation of the level, and a DQS output DQSO is supplied to an output buffer gate 106, on the other hand.例文帳に追加

半導体装置１０から外部デバイス２０への書き込み処理時では、制御回路１０５がプルダウン抵抗ＲＤ１０３をオフにしてレベル固定を解除する一方、出力バッファゲート１０６にはＤＱＳ出力ＤＱＳＯが供給される。 - 特許庁

A semiconductor layer uses an oxide semiconductor film containing In, Ga, and Zn, and comprises an inverted stagger type (bottom gate structure) thin-film transistor, in which a buffer layer is formed among the semiconductor layer, a source electrode layer, and a drain electrode layer.例文帳に追加

半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。 - 特許庁

According to one embodiment, an insulated gate type bipolar transistor of reverse conducting type comprises: a second base layer of type N; a buffer layer of type N; a first collector layer of type N; a second collector layer of type P; a third collector layer of type P; and a collector electrode.例文帳に追加

一つの実施形態によれば、逆通電型の絶縁ゲート型バイポーラトランジスタは、Ｎ型の第二のベース層と、Ｎ型のバッファ層、Ｎ型の第一のコレクタ層、Ｐ型の第二のコレクタ層、Ｐ型の第三のコレクタ層、及びコレクタ電極が設けられる。 - 特許庁

The manufacturing method includes the steps of forming a SIMOX structure to a substrate 10, forming a buffer layer 12, forming a high resistance layer 13, forming a MOS gate structure, and removing at least part of the rear side of the substrate.例文帳に追加

基板１０にＳＩＭＯＸ構造を形成する工程と、バッファ層１２を形成する工程と、高抵抗層１３を形成する工程と、ＭＯＳゲート構造を形成する工程と、基板裏面の少なくとも一部を除去する工程とを具備する。 - 特許庁

The input circuit 101 consists of a Schmitt buffer 111, a pull- down resistor 113, an N-channel transistor(TR) 115, a P-channel TR 121, an N-channel TR 122, a P-channel TR 131, an N-channel TR 132, an exclusive OR gate 141, and a bus driver 151.例文帳に追加

入力回路１０１は，シュミットバッファ１１１，プルダウン抵抗１１３，Ｎトランジスタ１１５，Ｐトランジスタ１２１，Ｎトランジスタ１２２，Ｐトランジスタ１３１，Ｎトランジスタ１３２，排他的論理和ゲート１４１，およびバスドライバ１５１から構成されている。 - 特許庁

The semiconductor transistor has a substrate 501, a buffer layer 502, a first nitride semiconductor layer 503, a second nitride semiconductor layer 504, a p-type nitride semiconductor layer 506, a source electrode 508, a drain electrode 509 and a gate electrode 510.例文帳に追加

半導体トランジスタは、基板５０１、バッファ層５０２、第１窒化物半導体層５０３、第２窒化物半導体層５０４、ｐ型窒化物半導体層５０６、ソース電極５０８、ドレイン電極５０９およびゲート電極５１０を備えている。 - 特許庁

The semiconductor device includes a staggered (a top gate structure) thin-film transistor in which an oxide semiconductor film containing In, Ga, and Zn is used as a semiconductor layer and a buffer layer is provided between the semiconductor layer and a source and drain electrode layers.例文帳に追加

半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた順スタガ型（トップゲート構造）の薄膜トランジスタを含むことを要旨とする。 - 特許庁

In an output mode, in which an enable signal EN is set at 'H' level, an output data signal D in the preceding stage of an output circuit 10 is supplied to an input section 21, by setting one buffer gate 25 in an input selector section 23 to a conducted state.例文帳に追加

イネーブル信号ＥＮがＨレベルに設定された出力モードでは、入力セレクタ部２３内の一方のバッファゲート２５を導通状態にして、出力回路１０の前段の出力データ信号Ｄを入力部２１へ供給する。 - 特許庁

Also, the gate of the FET Q2 for the buffer amplifier and the drain of the FET Q1 for the oscillation circuit are connected to each other through a DC cutting capacitor C1 and a line SL2, and the electric length thereof is set to less than a half as large as the wavelength at an oscillation frequency.例文帳に追加

また、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間を直流カットキャパシタＣ１および線路ＳＬ２を介して接続し、この電気長を発振周波数の１／２波長未満とする。 - 特許庁

This tri-state buffer circuit has only connection of one inverter at a position from a signal input node receiving an input signal to the gate of a MOS transistor(TR) driven by the input signal and a load when viewed from the signal input node is a load by three MOS TRs that is less than one MOS TR in comparison with a conventional tri-state buffer circuit.例文帳に追加

本発明に係るトライステートバッファ回路は、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されておらず、信号入力ノードからみた負荷は、従来のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減したＭＯＳトランジスタ３個分の負荷である。 - 特許庁

In an output buffer circuit provided with a tolerant circuit the tolerant circuit is connected between an output PMOS transistor (TR) for an output buffer cell and a signal output node PI to be applied to the PMOS TR 52, a pull-up resistor 60 is connected to the gate of the PMOS TR 52 and the PMOS TR 52 is turned off at the time of terminal floating.例文帳に追加

トレラント回路を備えた出力バッファ回路において、出力用バッファセルの出力用ＰＭＯＳトランジスタ５２とこの出力用ＰＭＯＳトランジスタに与える信号出力ノードＰＩとの間に、トレラント回路が設けられるとともに、前記出力用ＰＭＯＳトランジスタ５２のゲートにプルアップ抵抗６０を接続し、端子フローティング時に前記出力用ＰＭＯＳトランジスタ５２をオフする。 - 特許庁

Embodiments include an apparatus including a buffer layer 16, a group III-V layer 18 over the buffer layer 16, a source contact 20 and a drain contact 22 on the group III-V layer 18, a regrown Schottky layer 10 over the group III-V layer and between the source contact 20 and the drain contact 22, and a gate contact 24 on the regrown Schottky layer 10.例文帳に追加

バッファ層１６と、バッファ層１６上のＩＩＩ−Ｖ族層１８と、ＩＩＩ−Ｖ族層１８上のソース接点２０およびドレイン接点２２と、ＩＩＩ−Ｖ族層１８上で、ソース接点２０およびドレイン接点２２間の再成長ショットキー層１０と、成長ショットキー層１０上のゲート接点２４、を備える装置、および装置を用いたシステムを含む。 - 特許庁

In an epitaxial crystal substrate for a gallium nitride field effect transistor, the epitaxial crystal formed on the substrate 101 comprises a highly pure first buffer layer 107, including a channel layer which is in contact with a side interface of the substrate between a gate layer 108, a second buffer layer 106, an insulating layer 104 having an opening 104A, and a p-type semiconductor crystal layer 103.例文帳に追加

ＧａＮ系ＦＥＴ用エピタキシャル結晶基板において、下地基板１０１の上に設けられるエピタキシャル結晶が、ゲート層１０８の下地基板側界面に接するチャネル層を含む高純度な第１の緩衝層１０７と、第２の緩衝層１０６と、開口部１０４Ａを有する絶縁層１０４と、ｐ伝導型半導体結晶層１０３とを有している。 - 特許庁

The output stage circuit 270 of the display panel driving device comprises a low-side selector circuit 235 constituted by connecting inverters 232 and 233 and a buffer circuit 234 in series, n-channel IGBTs 236 and 237, a Zener diode 244 and a resistor 245 which are connected between the gate and the emitter of the IGBT 236, a buffer circuit 251, a high-side selector circuit 255 comprising an inverter 254.例文帳に追加

表示パネル駆動装置の出力段回路２７０は、インバータ２３２，２３３およびバッファ回路２３４を直列に接続してなるローサイドセレクタ回路２３５と、ｎチャネル型のＩＧＢＴ２３６，２３７と、ＩＧＢＴ２３６のゲート・エミッタ間にそれぞれ接続されたツェナーダイオード２４４および抵抗２４５と、バッファ回路２５１と、インバータ２５４からなるハイサイドセレクタ回路２５５とから構成される。 - 特許庁

The organic FET 1 is provided with a gate electrode 2 at one side of a gate insulating film 4 and the source electrode 10 as well as the drain electrode 12, both of which are arranged in other side of the insulating film 4 above the organic semiconductor layer 6 with a given space and, further, provided with a buffer layer 8 formed between both electrodes 10, 12 and the organic semiconductor layer 6.例文帳に追加

有機ＦＥＴ１は、ゲート絶縁膜４の一側にゲート電極２を有しており、ゲート絶縁膜４の他側には有機半導体層６、及びその上方に一定の間隔をおいて配置されたソース電極１０及びドレイン電極１２を有しており、さらに両電極１０，１２と有機半導体層６との間にバッファ層８が形成されている。 - 特許庁

In a charge-pump circuit unit 12, a connection switching terminal SW1' selects a boosting control voltage VB (2×VDD) outputted from the charge-pump circuit unit 11, and a logic inversion buffer gate G2' and a capacitor C2' increase the VDD by three times.例文帳に追加

チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。 - 特許庁

On the final stage of target program development, the buffer gate 9 is turned off, the debugging support function is stopped and only the emulation function based on the application system connected to the CPU core 19, emulation memory 47 and connecting socket 51 is executed so that the emulator can be disconnected from a host machine.例文帳に追加

ターゲットプログラム開発の最終段階で、バッファゲート９をＯＦＦして、デバッグ支援機能を停止し、ＣＰＵコア１９とエミュレーションメモリ４７と接続ソケット５１に接続された応用システムによるエミュレーション機能だけを行うので、ホストマシンから分離できる。 - 特許庁

A protection circuit employs a clamping circuit 210, a switching circuit 212, and a back gate bias circuit 206 to block a leakage path between a power supply reference voltage Vcc and an output node OUT passing through a source/bulk junction of a transistor that is biased in the output buffer.例文帳に追加

保護回路は、クランピング回路２１０、スイッチング回路２１２、及びバックゲートバイアス回路２０６を使用して、出力バッファ内のバイアスされたトランジスタのソース／バルク接合を通る出力ノードＯＵＴと電源参照電圧Ｖccとの間の漏洩通路を閉塞する。 - 特許庁

When a signal DQS is outputted neither from an information processing section 11 of a semiconductor device 10 nor from an external device 20, a control circuit 105 turns on a pull-down resistor RD 103 and fixes the input of an input buffer gate 102 to "0" level.例文帳に追加

半導体装置１０の情報処理部１１および外部デバイス２０のどちらからも信号ＤＱＳが出力されないときには、制御回路１０５がプルダウン抵抗ＲＤ１０３をオンにして入力バッファゲート１０２の入力を“０”レベルに固定する。 - 特許庁

A row address is supplied to the data input terminal if a row address register 11 via a buffer gate, and the output of the row address register 11 is supplied to the data input terminal of a word decoder 17A via a complementary signal generation circuit 15 and a predecoder 16.例文帳に追加

一方では、行アドレスがバッファゲートを介して行アドレスレジスタ１１のデータ入力端に供給され、行アドレスレジスタ１１の出力が相補信号生成回路１５及びプリデコーダ１６を介してワードデコーダ１７Ａのデータ入力端に供給される。 - 特許庁

Buffer gates G1-Gn for producing a plurality of signals of different time delay, and a switching portion 12 for selecting one of a plurality of signals O0-On, are arranged in a delay gate circuit 10 constituted of a plurality of transistors for controlling signal propagation timing.例文帳に追加

信号伝播のタイミングを調整する複数のトランジスタで構成された遅延ゲート回路１０内に、遅延時間が異なる複数の信号を生成するバッファゲートＧ１〜Ｇｎと、複数の信号Ｏ０〜Ｏｎの一つを選択するスイッチ部１２とを設ける。 - 特許庁

When a test-enable signal TE is disabled, the Nch insulated gate type field effect transistor NT1 is turned off; the output of the buffer BUFF1 reaches high impedance; and the scan output signal shut-off means 3 statically shuts off a scan output signal SO.例文帳に追加

テストイネーブル信号ＴＥがディセーブル状態のとき、Ｎｃｈ絶縁ゲート型電界効果トランジスタＮＴ１がオフしてバッファＢＵＦＦ１の出力がハイインピーダンス状態となり、スキャン出力信号遮断手段３がスキャン出力信号ＳＯをスタティックに遮断する。 - 特許庁

To provide a gate device 1 furnished with two door curtains 2, 3 arranged in parallel with each other and to respectively and individually close a passage and making contact with an heat insulating air buffer between them and for a closure of the passage between a plurality of rooms of remarkably different temperature such as a passage of a freezer.例文帳に追加

互いに平行に配置され、通路を単独で夫々閉じる２つのドアカーテン（２、３）を具備し、これらドアカーテンはこれらの間の断熱空気バッファーに接している、冷凍室の通路のような著しく異なった温度の複数の部屋間の通路のクロージャのためのゲート装置（１）を提供する。 - 特許庁

In the latch-up prevention circuit for different power supply connection that interconnects different power supply sections for the receiving end device and a transmission end device, a buffer circuit 19 is provided between a receiving end device power supply 11 and a gate section of a 1st P-channel MOS transistor being an output control TR of the transmission end device.例文帳に追加

受端デバイスと送端デバイスの異なった電源供給部を接続する異電源接続におけるラッチアップ防止回路において、受端デバイス用電源１１と送端デバイスの出力制御用トランジスタである第１のｐＭＯＳトランジスタ１３のゲート部との間に、バッファ回路１９を有する。 - 特許庁

On a substrate 101, an AIN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105 and a high concentration p-type GaN layer 106 are formed sequentially, and a gate electrode 111 has an ohmic junction to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

An AlN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105, and a high concentration p-type GaN layer 106, are sequentially formed on a substrate 101; and a gate electrode 111 is ohmic-contacted to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

In this way, since a high voltage test can be performed by increasing the power supply voltage VCC of the terminal 2, it is no longer necessary to apply a voltage higher than necessary to the terminal 1 for setting the test mode and break of a gate oxide film of a buffer 3 or the like due to the high voltage can be prevented.例文帳に追加

これにより、端子２の電源電圧ＶＣＣを上昇させて高電圧試験をすることができるので、端子１に必要以上の高電圧を印加して試験モードを設定する必要がなくなり、高電圧によるバッファ３等のゲート酸化膜の破壊を防止できる。 - 特許庁

The switching portion 12 is arranged such that a connection is established through a connecting wiring 12a in an uppermost layer between a plurality of connecting terminals S0-Sn, which output inputted signals with a time delay different from each other and a connecting terminal SS which is connected to an input terminal In of an output buffer gate G0.例文帳に追加

スイッチ部１２は、入力信号が互いに異なる遅延時間で出力される複数の接続端子Ｓ０〜Ｓｎと、出力用バッファゲートＧ０の入力端子Ｉｎに接続された接続端子ＳＳとが、最上層の接続配線１２ａによって接続されている。 - 特許庁

In the semiconductor integrated circuit, an output terminal PO is electrically connected to an output buffer 1, a protection PMOS transistor MP2 is inserted between a node N3 connected to the output terminal PO and a grounding terminal P22, and a gate of the protection MOS transistor MP2 is connected to the power supply terminal P12.例文帳に追加

出力バッファ１に出力端子Ｐ０が電気的に接続され、出力端子Ｐ０に繋がるノードＮ３と接地用端子Ｐ２２との間に保護用ＰＭＯＳトランジスタＭＰ２が介挿され、保護用ＰＭＯＳトランジスタＭＰ２のゲートが電源用端子Ｐ１２に接続される。 - 特許庁

The analog buffer circuit comprises a source follower including an MOS transistor Q1, and capacitors C1 and C2 being connected in parallel between the gate and source of the MOS transistor Q1 and performs offset cancel by charging the capacitors C1 and C2 with a constant common potential Vref.例文帳に追加

アナログバッファ回路は、ＭＯＳトランジスタＱ１を含むソースフォロアと、ＭＯＳトランジスタＱ１のゲート−ソース間に、それぞれ並列に接続されるキャパシタＣ１，Ｃ２とを有し、一定の共通電位Ｖｒｅｆによって当該キャパシタＣ１，Ｃ２を充電してオフセットキャンセルを行う。 - 特許庁

An epitaxial growth layer 13 consisting of the group III nitride semiconductor is formed through a buffer layer 12 on a sapphire substrate 11 which has a surface A (a surface parallel to C axis of sapphire single crystals) as its main surface, and a gate electrode 16, source electrode 15, and drain electrode 17 are formed on it.例文帳に追加

Ａ面（サファイア単結晶Ｃ軸に平行な面）を主面とするサファイア基板１１上に、バッファ層１２を介してIII族窒化物半導体からなるエピタキシャル成長層１３を形成し、その上にゲート電極１６、ソース電極１５およびドレイン電極１７を形成する。 - 特許庁

The semiconductor device 100 that is a vertical IGBT includes a collector electrode 2, a p^+-type collector layer 4, an n^+-type buffer layer 6, an n^--type drift layer 8, a p-type body region 10, an n^+-type emitter region 12, a gate electrode 18, and an emitter electrode 14.例文帳に追加

縦型のＩＧＢＴである半導体装置１００は、コレクタ電極２と、ｐ^+型のコレクタ層４と、ｎ^+型のバッファ層６と、ｎ^−型のドリフト層８と、ｐ型のボディ領域１０と、ｎ^+型のエミッタ領域１２と、ゲート電極１８と、エミッタ電極１４を備えている。 - 特許庁

A level of an on-signal output from the threshold circuit 25 is converted by the buffer circuit 29 into a higher voltage than a threshold of the transistor 26 used for pulldown and thereby even if a level of the gate signal is low, the transistor 26 used for pulldown certainly operates to turn off the power semiconductor element 24.例文帳に追加

しきい値回路２５から出力されるオン信号のレベルがバッファ回路２９でプルダウン用トランジスタ２６のしきい値よりも高い電圧に変換されることによって、ゲート信号のレベルが低くても、プルダウン用トランジスタ２６が確実に動作し、パワー半導体素子２４がオフ状態となる。 - 特許庁

A stripe base layer arranged alternately and repeatedly with an n-type base layer 21 and a p-type base layer 22 is formed on one surface of an n-type buffer layer 1 and a p-type well layer 3, an n-type emitter layer 4, an emitter electrode 10 and an insulating gate electrode 6 are formed on the base layer.例文帳に追加

ｎ型バッファ層１の一方の表面上にｎ型ベース層２１とｐ型ベース層２２が交互に繰返し配列されたストライプ状のベース層を形成し、このベース層状にｐ型ウェル層３、ｎ型エミッタ層４、エミッタ電極１０及び絶縁ゲート電極６を形成する。 - 特許庁

A semiconductor device comprises an inverted staggered (bottom-gate structure) thin film transistor which includes an oxide semiconductor film including In, Ga, and Zn as a semiconductor layer, and a buffer layer including a metal oxide layer between the semiconductor layer, and a source electrode layer and a drain electrode layer.例文帳に追加

半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間に金属酸化物層でなるバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。 - 特許庁

The semiconductor device includes an inverted staggered (bottom gate structure) thin-film transistor, where an oxide semiconductor film including In, Ga, and Zn is used as a semiconductor layer, and a buffer layer formed using a metal oxide layer is provided between the semiconductor layer and source and drain electrode layers.例文帳に追加

半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間に金属酸化物層でなるバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。 - 特許庁

This device comprises a first circuit block 10 that includes an output buffer 12 driven by a first power supply 11, and a second circuit block 20 that includes a first inverter circuit 21 at the front stage and a second inverter circuit 31 that is a logic gate at the rear stage of the first inverter circuit 21.例文帳に追加

基板上に、第１の電源１１により駆動される出力バッファ１２を含む第１の回路ブロック１０と、初段の第１のインバータ回路２１及び該第１のインバータ回路２１の後段の論理ゲートである第２のインバータ回路３１を含む第２の回路ブロック２０とを備えている。 - 特許庁

Thus, a drive current supplied from the anode terminal of the thyristor d1 in an ON state becomes currents Ik2 and Ik1 flowing to the collector of an NPN transistor 62 and the side of the collector of a PNP transistor 61 and a current Ig reaching the ground from the gate terminal through the buffer circuit 101 is not generated.例文帳に追加

これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。 - 特許庁

The conductive film, the film having the n-type conductivity, and the oxide semiconductor film containing In, Ga and Zn are etched using the channel protective layer and gate insulating films as etching stoppers with the resist mask, so that source and drain electrode layers, a buffer layer, and a semiconductor layer are formed.例文帳に追加

このレジストマスクと共に、チャネル保護層及びゲート絶縁膜をエッチングストッパーとして利用して、導電膜と、ｎ型の導電型を有する膜と、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜をエッチングして、ソース電極層及びドレイン電極層と、バッファ層と、半導体層を形成する。 - 特許庁

The organic field effect transistor comprises a gate electrode 8 provided on an organic semiconductor film 2 of organic semiconductor material through a gate insulation film 3, a source electrode 6 and a drain electrode 7 provided to abut on the organic semiconductor film through the gate electrode 8 wherein at least one of the source electrode 6 and the drain electrode 7 abuts on the organic semiconductor film 2 through buffer layers 4 and 5 of inorganic substance.例文帳に追加

本発明の有機電界効果トランジスタは、有機半導体材料からなる有機半導体膜２にゲート絶縁膜３を介して設けられたゲート電極８と、前記ゲート電極８をはさんで前記有機半導体膜に当接するように設けられたソース電極６およびドレイン電極７とを備えた有機電界効果トランジスタにおいて、前記ソース電極６および前記ドレイン電極７の少なくとも１方が、無機物からなるバッファ層４、５を介して前記有機半導体膜２と当接していることを特徴とする。 - 特許庁

The organic field effect transistor comprises a gate electrode 8 provided on an organic semiconductor film 2 of organic semiconductor material through a gate insulation film 3, a source electrode 6 and a drain electrode 7 provided to abut on the organic semiconductor film through the gate electrode 8 wherein at least one of the source electrode 6 and the drain electrode 7 abuts on the organic semiconductor film 2 through buffer layers 4 and 5 of inorganic substance.例文帳に追加

本発明の有機電界効果トランジスタは、有機半導体材料からなる有機半導体膜２にゲート絶縁膜３を介して設けられたゲート電極８と、前記ゲート電極８をはさんで前記有機半導体膜に当接するように設けられたソース電極６およびドレイン電極７とを備えた有機電界効果トランジスタにおいて、前記ソース電極６および前記ドレイン電極７の少なくとも１方が、無機物からなる電荷注入層４、５を介して前記有機半導体膜２と当接していることを特徴とする。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

On a semi-insulating substrate 1 made of, for example, GaAs, a conductive semiconductor layer 3 made of n type GaAs doped with, for example, Si is provided across a buffer layer 2 made of undoped GaAs, and on the n type semiconductor layer 3, gate electrodes 7 (7a to 7f) are provided at constant intervals.例文帳に追加

たとえばＧａＡｓからなる半絶縁性基板１上に、アンドープのＧａＡｓからなるバッファ層２を介して、たとえばＳｉがドープされたｎ形のＧａＡｓからなる導電性半導体層３が設けられ、そのｎ形半導体層３上に一定間隔でゲート電極７（７ａ〜７ｆ）が設けられている。 - 特許庁

Since data inputted into the terminal 1 of the input/output circuit 10 is outputted from the terminal 2 via an output circuit 223 from an input buffer 13 and a gate control part 22 of an input/output circuit 20, the input/output circuits 10 and 20 can be tested through program processing without going through the internal bus B.例文帳に追加

そして、入出力回路１０の端子１に入力されたデータが入力バッファ１３および入出力回路２０のゲートコントロール部２２のセレクタ２２２から出力回路２２３を介して端子２から出力されるので、プログラム処理による内部バスＢを介することなく入出力回路１０，２０のテストが可能になる。 - 特許庁

An input cut function gets effective to block the input signal from the signal terminal 4a, when the control signal is an L-level, and the input signal from the signal terminal 4a is supplied to an input buffer 21a connected to an output terminal of the NAND gate 17, when the control signal is an H-level.例文帳に追加

この制御信号がＬレベルであれば、信号端子４ａからの入力信号を遮断する入力カット機能が有効となり、Ｈレベルであれば、信号端子４ａからの入力信号がＮＡＮＤゲート１７の出力端子に接続されている入力バッファ２１ａに供給される。 - 特許庁