「built‐in test」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To reduce a test cost by performing a simultaneous collective contact to the entire chips on a wafer in high accuracy and low cost, allowing a Built In Self Test (BIST) to be most efficiently performed for a semiconductor integrated circuit using a built-in circuit.例文帳に追加

半導体集積回路の自己内臓回路によるセルフテスト（ＢＩＳＴ）を、最も効率よく実行するためのウエハー全チップ一括同時コンタクトを、高精度且つ低コストで行うことにより試験コストの低減を目的とする。 - 特許庁

An SRAM 1017 for storing test setting data for each externally designated test item and a BIST (built-in self-test) controller 1005 for reading out the test setting data stored in the SRAM and for executing the BIST, in parallel with the operation of storing the test setting data in the SRAM, are provided.例文帳に追加

外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。 - 特許庁

A reflection member 10 is placed on the liquid crystal panel 4 with the built-in photosensor, display is performed in the liquid crystal panel 4 with the built-in photosensor based on prescribed test pattern data, and a displayed image is read by the photosensor of the liquid crystal panel 4 with the built-in photosensor and compared with the test pattern data to inspect defects.例文帳に追加

反射部材１０をフォトセンサ内蔵液晶パネル４の上に置いて、所定のテストパタンデータに基づいてフォトセンサ内蔵液晶パネル４に表示し、当該表示された画像をフォトセンサ内蔵液晶パネル４のフォトセンサにより読み取って前記テストパタンデータと比較して不良を検査するようにした。 - 特許庁

The one chip microcomputer 10 has a starting register 18 starting a test operation and a built-in self test starting pattern generator 19 setting initial values in test control circuits (a pseudo random number generator 14, a logic circuit inspection compressor 15, a pattern generator 16 and a memory inspection compressor 17) for a built-in self test function.例文帳に追加

１チップマイクロコンピュータ１０は、組み込み自己検査機能のために、テスト動作を起動する起動レジスタ１８と、テスト制御回路（疑似乱数発生器１４、論理回路検査用圧縮器１５、パターン発生器１６、メモリ検査用圧縮器１７）に初期値を設定する組み込み自己検査起動パターン発生器１９とを備えている。 - 特許庁

To provide a clock control circuit capable of supplying a clock for a test optionally to a flip flop circuit such as a latch built in a logic circuit, and capable of improving flexibility for the test of the logic circuit.例文帳に追加

論理回路に組み込まれたラッチなどのフリップフロップ回路に対し、テスト用クロックを任意に供給することができ、論理回路のテストの柔軟性を改善することが可能なクロック制御回路を提供すること。 - 特許庁

To provide a semiconductor device and its electrical inspection device capable of reducing cost by shortening a test (final test) time for electrical selection, concerning the semiconductor device having a built-in capacitor.例文帳に追加

コンデンサが内蔵された半導体装置において、電気的選別のためのテスト（ファイナルテスト）時間を短縮してコストダウンを図ることが可能な半導体装置と、その電気的検査方法を提供する。 - 特許庁

To minimize wirings used exclusively to test between the physical layers, when designing a test circuit for a single unit of function blocks to be built, in an integrated semiconductor circuit.例文帳に追加

半導体集積回路に内蔵する機能ブロックの単体テストのテスト回路設計において、物理階層間のテスト専用配線数を最小にする。 - 特許庁

To solve the problem that it is difficult to precisely inspect pixels by an array test of an array substrate having a built-in driving circuit since the test is influenced by characteristics difference of analog switches.例文帳に追加

駆動回路を内蔵したアレイ基板のアレイテストでは、アナログスイッチの特性差の影響を受けるために画素の検査を精度良く行うことが難しい。 - 特許庁

To provide a test method for a substrate capable of confirming the connection state of a circuit pattern formed on the substrate by confirming the connection state of an interlocking circuit layer between active elements built in the substrate without providing an additional test circuit layer.例文帳に追加

付加のテスト回路層を備えずに基板に内蔵された能動素子間の連結回路層の接続状態を確認し、基板に形成された回路パターンの接続状態を確認する基板のテスト方法を提供する。 - 特許庁

To provide an analog BIST (Built in self-test) circuit capable of controlling by a digital signal, reducing cost for a shipping test, and shortening a period for characteristic evaluation, and to provide an electronic system using the circuit.例文帳に追加

デジタル信号による制御を可能とし、出荷試験の費用削減および特性評価の期間を短縮することができるアナログＢＩＳＴ回路およびそれを用いた電子システムを提供する。 - 特許庁

The built-in self-test circuit generates a pattern for memory test in a programmable manner conforming to indication input through the TAP controller and output it, also, compares data read from the external memory with an expected value and judges the data.例文帳に追加

ビルトインセルフテスト回路は、ＴＡＰコントローラを介して入力される指示に従ってプログラマブルにメモリテスト用パターンを生成して出力し、且つ、外部メモリから読み込んだデータを期待値と比較判定する。 - 特許庁

To provide a test circuit, for example a BIST(Built-In Self Test) circuit, capable of testing any circuit to be tested (for example, a high speed semiconductor memory) easily with the actually working frequency.例文帳に追加

テスト回路（例えば、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路）において、被テスト回路（例えば、高速の半導体メモリ）を実動作周波数で容易にテストする。 - 特許庁

To provide a built-in self-test device for memory circuit which can test the timing specification such as setup time, hold-time, or the like prescribed for a memory to be tested by using plural timing signals having a prescribed phase difference.例文帳に追加

所定の位相差を持つ複数のタイミング信号を用いて、被試験メモリに規定されるセットアップタイムやホールドタイム等のタイミングスペックの試験を可能にしたメモリ回路用の組込み自己試験装置を提供する。 - 特許庁

The TFT-LCD source driver with the built-in test circuit includes N driving units and P test units.例文帳に追加

Ｎ個の駆動ユニットとＰ個のテストユニットを具え、駆動ユニットがそれぞれデジタルデータを受け取り、並びに該デジタルデータに基づきアナログの出力信号を発生する。 - 特許庁

To execute a wafer-level burn-in test even if a semiconductor integrated circuit has a plurality of built-in analog circuits while reducing the input terminal number necessary for input of test signal without increase in chip size.例文帳に追加

チップサイズを増大させることなく、テスト信号入力に必要な入力端子数を削減しつつ、内蔵したアナログ回路が複数あってもウェーハレベルバーンイン試験を実施できるようにする。 - 特許庁

To shorten time of development and time of execution of a test in a static electric source current measuring test in a system LSI with a built-in processor.例文帳に追加

プロセッサーを内蔵するシステムＬＳＩにおいて、静止電源電流測定試験時の試験の開発時間と実施時間を短縮することを目的とする。 - 特許庁

TEST/MEASUREMENT METHOD OF ELECTRIC PROPERTY OF IC CHIP BUILT IN CONTACT TYPE IC CARD OR IC MODULE, TEST/MEASUREMENT SYSTEM AND STABILIZED POWER SUPPLY USED FOR IT例文帳に追加

接触式ＩＣカードまたはＩＣモジュールに内蔵されたＩＣチップの電気特性の検査・測定方法及び検査・測定システム並びにこれに用いる安定化電源 - 特許庁

The operation of internal circuit with an ADC false signal generator built-in IC 1 makes the test mode signal generator 13 generate a signal representing a test mode and activate the read out circuit 5.例文帳に追加

ＡＤＣ疑似信号発生器内蔵ＩＣ１の内部回路の動作は、テストモード信号発生回路１３から試験モードを表す信号を発生させて、読出回路５を能動化させて行う。 - 特許庁

In this case, the logic block 21 outputs data in a built-in register to a test control part 31 based on a control signal of the test control part 31.例文帳に追加

このとき、論理ブロック２１は、テスト制御部３１のコントロール信号に基づいて、内蔵するレジスタのデータをテスト制御部３１に出力する。 - 特許庁

To provide an integrated circuit with built-in ROM having an error correction function capable of reducing test time and further improving manufacture yields and reliability, and to provide a test method therefor.例文帳に追加

テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きＲＯＭ内蔵集積回路およびそのテスト方法を提供する。 - 特許庁

After updating the built-in software, by re-executing the test program 30, the parameters set up using the built-in software being subject to newly debugging are set up to the register and compared with the reference parameters 44 saved in the past.例文帳に追加

組み込みソフトウェアの更新後、再び、テストプログラム３０を実行することにより、新たなデバッグ対象の組み込みソフトウェアを用いて設定されたパラメータをレジスタに設定し、これを過去に保存したリファレンスパラメータ４４と比較する。 - 特許庁

To carry out a test for a mixed RAM in a CPU-built-in RAM-mixed LSI by a ususal operation of a built-in CPU to enhance inspection precision easily at a low cost, and to enhance a screening level for a deffective.例文帳に追加

ＣＰＵ内蔵ＲＡＭ混載ＬＳＩの混載ＲＡＭのテストを、内蔵ＣＰＵの通常動作にて行えるようにすることで、検査精度の向上を簡便かつ低コストで達成して、不良品のスクリーニングレベルを向上させ得ること。 - 特許庁

This performance board discrimination device equipped with a test head having a plurality of built-in head mounting cards, and the performance board connected to the test head, is also equipped with a controller for controlling so that the performance board is not locked with the test head, when the connected performance board does not agree with a specification based on a combination of the plurality of head mounting cards built in the test head.例文帳に追加

複数のヘッド実装カードが内蔵されるテストヘッドと、このテストヘッドと接続されるパフォーマンスボートとを備えたパフォーマンスボード識別装置において、 接続された前記パフォーマンスボードが、前記テストヘッドに内蔵された複数の前記ヘッド実装カードの組み合わせに基づく仕様と一致しないときは、前記テストヘッドに前記パフォーマンスボードをロックしないように制御するコントローラを備える。 - 特許庁

A device, obtaining an effective value during logic built-in self test(LBIST), includes a first multiplexer 111, a second multiplexer 115, and a 1 hot 'init' circuit 113.例文帳に追加

論理の組み込み自己試験（ＬＢＩＳＴ）中に有効値を得る装置は、第一マルチプレクサ１１１、第二マルチプレクサ１１５および１ホットｉｎｉｔ回路１１３を含む。 - 特許庁

A built-in test circuit 102 is provided in a region opposite to and across a dicing region 150 to the semiconductor integrated circuit 101, in the plural TEG circuit 103.例文帳に追加

ＴＥＧ回路１０３中において、半導体集積回路１０１とダイシングライン領域１５０を挟んで対向する領域に内蔵テスト回路１０２が設けられる。 - 特許庁

The built-in test circuit 102 and the semiconductor integrated circuit 101 are connected with each other by the wiring 104 provided on the dicing line region 150.例文帳に追加

内蔵テスト回路１０２と半導体集積回路１０１とは、ダイシングライン領域１５０上に設けられる配線１０４により接続されている。 - 特許庁

To provide a built-in self-test(BIST) system that tests normality of data transmission at a payload level in a satellite communication system and of a communication satellite in the system.例文帳に追加

衛星通信システムおよびシステム内の通信衛星のペイロード・レベルにおいて、データ伝送の正常性を検査する内部自己検査（ＢＩＳＴ）システムを提供する。 - 特許庁

To provide a system and a method for automatic failure testing of macro-interface having a logical block and a logic gate in a chip which uses an at-speed logic built in self test circuit inside the chip.例文帳に追加

チップの内部にあるアットスピードの論理ＢＩＳＴ回路を用いた、論理ブロックおよびチップ内の論理ゲートを持つマクロのインタフェースの自動的な故障テストのためのシステムおよび方法を提供する。 - 特許庁

Since trimming is executed in a self-contained manner by controlling the comparison circuit and the data register by the built-in CPU, parallel trimming to the plurality of semiconductor integrated circuits is facilitated, and the whole test time can be reduced.例文帳に追加

上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数の半導体集積回路に対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁

The voltage regulator circuit, capable of regulating voltages at a plurality of voltage sources has a testing control unit, a multiplexer, a comparator and a BIST (built-in self test) unit.例文帳に追加

電圧調整回路として、試験制御装置とマルチプレクサとコンパレーターとＢＩＳＴ装置とを備える、複数の電圧源の電圧を調整できる電圧調整回路を用いる。 - 特許庁

Since the comparison circuit and the data register are controlled by the built-in CPU and trimmed in a self completion manner, trimming parallel to the plurality of LSIs is facilitated and a test time can be shortened as a whole.例文帳に追加

上記の比較回路やデータレジスタを内蔵ＣＰＵで制御し、トリミングを自己完結で行うため、複数のＬＳＩに対する並列的なトリミングが容易であり、全体としてのテスト時間を短縮できる。 - 特許庁

To provide a driver circuit capable of realizing an accurate test of a high-frequency emphasis circuit built in a DUT, by variably generating a simulation signal simulating a signal that receives transmission loss, without requiring complex circuit configuration.例文帳に追加

複雑な回路構成を必要とすることなく、伝送損失を受けた信号を模擬した模擬信号を可変的に生成し、ＤＵＴに内蔵された高域強調回路の正確な試験を実現することができるドライバ回路を提供する。 - 特許庁

A semiconductor integrated circuit 1 comprises at least one memory 21 for storing data, and at least one BIST (Built-In Self Test) circuit 10 for testing the memory 21.例文帳に追加

半導体集積回路１は、データを記憶する少なくとも１つのメモリ２１と、メモリ２１をテストする少なくとも１つのＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路１０と、を備える。 - 特許庁

To provide a self-test built-in SDRAM controller for safely performing verify check by making a memory controller itself have the function of verify check.例文帳に追加

本発明の課題は、メモリコントローラ自体にベリファイチェックの機能を持たせることにより、安全にベリファイチェックを行うことができる自己試験内蔵ＳＤＲＡＭコントローラを提供することにある。 - 特許庁

To provide a method of monitoring a heat treatment system in real time by using a built-in self-test (BIST) table for detecting, diagnosing and/or predicting a failure condition and/or the deterioration of performance.例文帳に追加

不具合条件かつ／または性能劣化を検出、診断、かつ／または予知するため、内蔵自己テスト（ＢＩＳＴ）テーブルを用いて、熱処理システムを実時間でモニタする方法を提供する。 - 特許庁

To provide a single chip microcomputer in which a burn-in test of built-in nonvolatile memories can be performed by using a simple tester.例文帳に追加

内蔵された不揮発性メモリのバーインテストを簡易なテスターを用いて実施することが可能なシングルチップマイクロコンピュータを提供する。 - 特許庁

By using the built-in memory instead of the semiconductor memory device it is possible to test the interface part and circuits related to the same with the semiconductor device as a single body.例文帳に追加

内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。 - 特許庁

At first, a test tire is attached to a tire travel device to contact with a transparent measuring instrument built-in road face, a treading portion is photographed by a coordinate measuring camera, and a photographed image is imaged on a TV monitor.例文帳に追加

先ず、試験タイヤをタイヤ走行装置に取り付け、透明な計測器内蔵路面に接触させ、座標測定用カメラで接地部分を撮影し、撮影した画像をテレビモニターに映し出す。 - 特許庁

To provide a semiconductor memory having a voltage generating circuit built in which can switch a voltage to be a reference when intermediate voltage is generated at the time of a normal mode and at the time of a test mode.例文帳に追加

通常モード時とテストモード時とで、中間電圧を発生する際の基準となる電圧を切換可能な電圧発生回路を内蔵した半導体記憶装置を提供する。 - 特許庁

Process parameters are measured by calf or on-chip built-in test on a set of selected chips on a wafer, and the result is memorized in a memory element in each chip.例文帳に追加

ウェハ上の選択された１組のチップ上でカーフまたはオンチップ組込試験によりプロセス・パラメータが測定され、その結果が各チップ内の記憶素子に記憶される。 - 特許庁

To provide a semiconductor integrated circuit, which has a circuit to be tested composed of plural memory cells and a BIST(built-in self test) circuit, wherein the circuit to be tested can be made compact.例文帳に追加

複数のメモリセルからなる被試験回路とＢＩＳＴ回路とを有する半導体集積回路であって、被試験回路を小型化可能な半導体集積回路を提供する。 - 特許庁

To provide a memory card capable of running a new program for test or the like by a built-in data processor without newly adding a program memory.例文帳に追加

プログラムメモリを新たに追加すること無く内蔵データ処理装置にテスト用などの新たなプログラムを実行可能なメモリカードを提供する。 - 特許庁

The test technique comprises a memory cell, a built-in self-testing cell, a comparing cell and a signature cell, and the signature cell contains one set of first conductive paths at a first level and one set of second conductive paths at a second level.例文帳に追加

メモリセルと、内蔵自己テストセルと、比較セルと、シグナチャセルとを有し、該シグナチャセルは、第一レベルの１組の第一導電性経路と、第二レベルの１組の第二導電性経路と包含している。 - 特許庁

To provide a semiconductor integrated circuit having a built-in test circuit capable of testing operation of a signal propagation route including a signal input/output end without exerting an influence on an input/output signal.例文帳に追加

本発明は、入出力信号に影響を与えることなく、信号入出力端を含めた信号伝搬経路の動作を内蔵テスト回路によりテスト可能な半導体集積回路を提供することを目的とする。 - 特許庁

The JTAG mechanism 43 is connected to a BIST(built in self test) control circuit 44 for controlling a pseudo random code string generating circuit 41 and a pseudo random code string collating circuit 42.例文帳に追加

ＪＴＡＧメカニズム４３は擬似ランダム符号生成回路４１及び擬似ランダム照合回路４２の制御を司るＢＩＳＴ制御回路４４に接続されている。 - 特許庁