「bus controller」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

The CPU (14), a RAM (Random Access Memory) (15), a DMAC (Direct Memory Access Controller) 1 (16), a DMAC 2 (17), and a DMAC 3 (18) are connected to a high-speed internal bus using a simple protocol adopted by the crossbar 9×9 switch (11).例文帳に追加

ＣＰＵ（１４）、ＲＡＭ（１５）、ＤＭＡＣ１（１６）、ＤＭＡＣ２（１７）、ＤＭＡＣ３（１８）は、クロスバー９×９スイッチ（１１）が採用するプロトコルが簡単で高速な内部バスに接続されている。 - 特許庁

When rewriting data of a flash ROM 702, a CPU 701 controls a USB (Universal Serial Bus) host controller 711, and changes over a VBUS signal line to a low level to electrically cut a USB hub 712.例文帳に追加

フラッシュＲＯＭ７０２のデータを書き換える際には、ＣＰＵ７０１は、ＵＳＢホストコントローラ７１１を制御して、ＶＢＵＳ信号線を低レベルに切り換えてＵＳＢハブ７１２を電気的に切断する。 - 特許庁

To improve an operability at the time when all program files having the same program titles are deleted, in a controller apparatus such as a set top box (STB) connected to IEEE1394 serial bus.例文帳に追加

ＩＥＥＥ１３９４シリアルバスに接続されるセットトップボックス（ＳＴＢ）等のコントローラ機器において、同一の番組タイトルを持つ全ての番組ファイルを削除する際における操作性の向上を図る。 - 特許庁

To provide a memory controller for achieving efficient writing with low power consumption without imposing a load on the memory capacity of a buffer or a bus used for transfer in the case of the writing of data to a flash memory.例文帳に追加

フラッシュメモリへのデータの書き込みにおいて、バッファのメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な書き込みが可能なメモリコントローラを提供すること。 - 特許庁

The interface controller having a function for converting a device provided with an ATAPI interface to an SCSI interface opens a bus by monitoring the command processing time of an ATAPI device.例文帳に追加

ＡＴＡＰＩインターフェースを備えるデバイスをＳＣＳＩインターフェースに変換する機能を有するインターフェースコントローラが、バスの開放をＡＴＡＰＩデバイスのコマンド処理時間を監視することで行う。 - 特許庁

Also, the page buffer circuit includes a mode control part for making easy access for both planes through a main bus in the user mode and access for both planes by the memory array controller in a memory control mode.例文帳に追加

また、ページバッファ回路は、ユーザモードにあるメインバスを通じた両プレーンへのアクセス、メモリ制御モードにあるメモリアレイコントローラによる両プレーンへのアクセスを容易にするためのモード制御部を含んでいる。 - 特許庁

To obtain a DMA controller which efficiently performs DMA transfer by detecting the use condition of a shared bus and changing the transfer method in accordance with the detection result.例文帳に追加

共有バスの使用状況を検出し、その検出結果に応じて転送方法を変更することにより、効率よくＤＭＡ転送を行うことができるＤＭＡ制御装置を提供すること。 - 特許庁

The CPU 1 performs the instruction corresponding to the retrieval result provided through the bus controller 4 without performing a program for analyzing the retrieval result of the peripheral hardware 3 for retrieval.例文帳に追加

ＣＰＵ１は、検索用周辺ハードウェア３の検索結果を分析するためのプログラムを実行することなく、バスコントローラ４を介して提供された検索結果に対応した命令を実行する。 - 特許庁

To conceal a registered password from a system bus by individually performing the registration, update, and deletion of a password and password checking on a rewritable ROM that a keyboard controller has.例文帳に追加

本発明は、キーボードコントローラがもつ書き換え可能なＲＯＭ上で、パスワードの登録、更新、削除並びにパスワードチェックを独自に実行して、登録パスワードをシステムバス上から隠匿したことを特徴とする。 - 特許庁

To provide a transfer case controllable through a digital data bus so for providing synchronized shift capacity from low speed to high speed in a vehicle adopting a controller area network(CAN).例文帳に追加

本発明は、コントローラエリアネットワーク（ＣＡＮ）システムを採用する車にて同期化した低速から高速へのシフト能力を提供し得るようデジタルデータバスを介して制御可能なトランスファケースに関するものである。 - 特許庁

To provide a memory controller for achieving efficient reading with low power consumption without imposing a load on the memory capacity of a transfer destination or a bus used for transfer in the case of reading from a flash memory.例文帳に追加

フラッシュメモリからの読み出しにおいて、転送先のメモリ容量や転送に使用するバスに負担を掛けずに、低消費電力で効率的な読み出しが可能なメモリコントローラを提供すること。 - 特許庁

To provide a host interface circuit capable of remarkably reducing the signal transition of an external address from an external host control device to reduce the power consumption and restricting the complication of the software processing of the external host control device by adding a simple address generating circuit to an interface circuit for transmitting the data through a bus controller circuit of the external host control device without using a DMA controller and a memory bus.例文帳に追加

ＤＭＡコントローラやメモリバスを必要とせずに外部ホスト制御装置のバスコントローラ回路経由でデータの送受信を行うインターフェース回路に対して、簡単なアドレス生成回路を付加することにより、外部ホスト制御装置からの外部アドレスバスの信号遷移を大幅に削減して電力消費を軽減且つ外部ホスト制御装置のソフトウェア処理の複雑化を抑制したホストインタフェース回路を提供する。 - 特許庁

The bus controller has a finite state machine 11 for controlling the output of data direction signals (RDir and WDir) for instructing the data direction of external bus access, address output and data output on the basis of the transition of a state code (STN) of plural bits in response to the request of the CPU.例文帳に追加

バスコントローラは、中央処理装置の要求に応答して、外部バスアクセスのデータ方向を指示するデータ・ディレクション信号（ＲＤｉｒ，ＷＤｉｒ）の出力、アドレス出力、及びデータ入出力を、複数ビットのステートコード（ＳＴＮ）の遷移に基いて制御する有限状態マシン（１１）を有する。 - 特許庁

The card access bus controller has transaction controllers (22) having a window set (23) for accessing each function for each function of a multifunctional media card (10), and an arbiter (24) for performing arbitration such that transactions generated from the transaction controllers may not compete with each other on a card access bus 8.例文帳に追加

本発明は、多機能メディアカード（１０）の機能ごとに、当該機能をアクセスするためのウインドウセット（２３）を有するトランザクション制御装置（２２）と、これらトランザクション制御装置から発生するトランザクションがカードアクセスバス８上で競合しないように調停する調停装置（２４）とを有するカードアクセスバス制御装置である。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

In the case a memory module is not mounted into the slot 15 being farther from a memory controller 121 but mounted only into the slot 13, there is a possibility that memory access can not be executed through a memory bus 4 in a normal way due to the influence involved in the reflection of a signal on the bus 4.例文帳に追加

メモリコントローラ１２１から見て遠方の拡張メモリスロット１５にメモリモジュールが実装されておらず、拡張メモリスロット１５にのみメモリモジュールが実装されている場合には、メモリバス４上の信号の反射による影響により、メモリバス４を介したメモリアクセスが正常に実行できなくなる危険がある。 - 特許庁

A signal generation part 12 detects a stage in which a CPU 2 reads an interruption vector number from an interruption controller 3 according to an address AD on an address bus 6 to generate an address of a ROM 4 accessed by the CPU 2 next according to the interruption vector number outputted to a data bus 7 during the detected stage.例文帳に追加

信号生成部１２は、アドレスバス６上のアドレスＡＤに基づいて、ＣＰＵ２が割込コントローラ３から割込ベクタ番号を読み出すステージを検出し、そのステージ中にデータバス７に出力される割込ベクタ番号に基づいてＣＰＵ２が次にアクセスするＲＯＭ４のアドレスを生成する。 - 特許庁

Moreover since the controller 2 is arranged so as to output polarity reversal signals INV-A∼D designating that the polarity of the data signals to be outputted to the bus line is reversed for every four output ports, it is possible to reduce the variation amounts in polarity of the outputs to the bus line to the half of the data signals or less.例文帳に追加

また、コントローラ２は、４つの出力ポート毎に、バスラインへ出力されるデータ信号の極性が反転されていることを示す極性反転信号ＩＮＶ−Ａ〜Ｄを出力するようにしたので、バスラインへの出力の極性の変化量を転送するデータ信号の半数以下に低減することができる。 - 特許庁

The memory controller includes an external bus interface coupled to an external bus to communicate read and write instructions with an external device, a memory array interface coupled to a memory array to perform reads and writes on a memory array, and an overwrite module to write a desired value to a desired address of the memory array.例文帳に追加

メモリコントローラは、外部装置と読み取り及び書き込みインストラクションを通信するために外部バスに結合された外部バスインターフェイスと、メモリアレイにおいて読み取り及び書き込みを遂行するためにメモリアレイに結合されたメモリアレイインターフェイスと、メモリアレイの希望のアドレスに希望の値を書き込むためのオーバーライトモジュールとを備えている。 - 特許庁

When a CPU (2) issues the instruction read or the read/write of data by 16 bits/32 bits, a bus controller performs the predetermined read/write operations corresponding to bus width specified as resources shown by the address, and requests a CPU for wait until the instruction (read data) of 16 bits/32 bits issued by the PCU is prepared.例文帳に追加

バスコントローラは、ＣＰＵ（２）が１６ビット／３２ビットで命令リードまたはデータのリード／ライトを発行すると、そのアドレスに示される資源に指定されたバス幅に対応して、所定の回数のリード／ライトを行い、ＣＰＵが発行した１６ビット／３２ビットの命令（リードデータ）が用意されるまで、ＣＰＵにウェイトを要求する。 - 特許庁

When the CPU 2 issues the instruction read or the data reading/writing of 16 bits/32 bits, a bus controller reads/writes a prescribed time according to the bus width specified by a source shown in the address and requests the CPU to wait till the instruction (read data) of 16 bits/32 bits issued by the CPU is prepared.例文帳に追加

バスコントローラは、ＣＰＵ（２）が１６ビット／３２ビットで命令リードまたはデータのリード／ライトを発行すると、そのアドレスに示される資源に指定されたバス幅に対応して、所定の回数のリード／ライトを行い、ＣＰＵが発行した１６ビット／３２ビットの命令（リードデータ）が用意されるまで、ＣＰＵにウェイトを要求する。 - 特許庁

Since the controller 2 outputs polarity inversion signals INV-A to D indicating that the polarities of data signals outputted to the bus line have been inverted for every four output ports, the variation of polarities of outputs to the bus line can be reduced to a half or less of data signals to be transferred.例文帳に追加

また、コントローラ２は、４つの出力ポート毎に、バスラインへ出力されるデータ信号の極性が反転されていることを示す極性反転信号ＩＮＶ−Ａ〜Ｄを出力するようにしたので、バスラインへの出力の極性の変化量を転送するデータ信号の半数以下に低減することができる。 - 特許庁

To provide a device controller in which a CPU efficiently controls each control device in a device, which operates according to a control program from the CPU, even if an I/F signal to the CPU is minimum signal line only (for example, a set of address bus, data bus, write enable, read enable and chip-selector).例文帳に追加

共通バスＩ／Ｆに複数のデバイスが接続されている制御装置において、どのデバイスを制御するかを決定するとき、ＣＰＵから送出されるアドレス信号の上位をチップセレクタ回路でデコードすると、チップセレクト信号は共通バスＩ／Ｆに流れる信号と非同期であるので、制御不可能となる場合が生じる。 - 特許庁

The distribution controller comprising a host device and a field control station making communication with the host device via a control bus, is provided with: a local node connected to the field control station via an I/O bus; and one or more remote nodes connected to the local node via a broad area line network.例文帳に追加

上位装置と、制御バスを介して前記上位装置と通信するフィールドコントロールステーションとよりなる分散型制御装置において、前記とフィールドコントロールステーションにＩ／Ｏバスを介して接続されるローカルノードと、このローカルノードに広域回線網を介して接続される１個又は複数個のリモートノードと、を具備した。 - 特許庁

In this change-over, a computing controller 64 selects loads so that the other power source is not overloaded, and, after judging whether the inrush current is not more than an allowable value when a bus connection switch is closed, closes the bus connection switch to change the power supply systems so as to supply power from the other power source.例文帳に追加

この切り替えに際し、演算制御装置６４が、他方の電源が過負荷にならないように負荷を選択し、母線接続開閉装置を閉路したときの突入電流が許容値以下か判定してから、母線接続開閉装置を閉路して他方の電源から給電するように給電系統を切り替える。 - 特許庁

A method for operating a device for controlling and/or monitoring a manufacturing and/or packaging facility on a bus 33 is described in detail and the controller 30 is provided with an interface 34 to be connected with the bus 33, a main memory 36 for storage of a control program 31 and a means for performing the control program 31.例文帳に追加

バス３３上で、製造および／または包装設備を制御および／または監視する装置を操作する方法が明細に記載され、コントローラ３０が、バス３３に接続されるインターフェース３４と、制御プログラム３１の格納のための主メモリ３６と、制御プログラム３１を実行する手段とを備える。 - 特許庁

When the safety logic module is performed by the processor of the safety logic solver, a safety function is performed for one or multiple safety field devices to communicate with another safety logic module in another safety logic solver connected to the first communication bus through a second communication bus, and the process controller and the process control input/output device are communicated with each other through the first communication bus.例文帳に追加

安全ロジックソルバのプロセッサで安全ロジックモジュールが実行されると、一または複数の前記安全フィールドデバイスに対して安全機能を実行し、前記第一の通信バスに接続されている他の安全ロジックソルバ内の他の安全ロジックモジュールに第二の通信バスを介して通信し、前記プロセスコントローラおよび前記プロセス制御入力／出力デバイスと前記第一の通信バスを介して通信する。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

In a communication control method in the ISDN communication controllers, in the case an incoming call arrives to the ISDN communication controller or the other ISDN communication controller from the remote device when the ISDN communication controller connected onto the ISDN bus line or the ISDN communication controller and the other ISDN communication controller use the two B channels and perform communication, one B channel used by the ISDN communication controllers is forcedly disconnected.例文帳に追加

ＩＳＤＮ通信制御装置における通信制御方法において、ＩＳＤＮバス回線上に接続されたＩＳＤＮ通信制御装置またはＩＳＤＮ通信制御装置と他のＩＳＤＮ通信制御装置とにより、２個のＢチャネルを使用して通信状態にあるとき、リモート装置からＩＳＤＮ通信制御装置宛てまたは他のＩＳＤＮ通信制御装置宛ての着信があった場合、ＩＳＤＮ通信制御装置で使用している１個のＢチャネルを強制的に切断する。 - 特許庁

A circuit board 10 is mounted with an optical cable connector 12 and a twisted pair cable connector 14, a gigabit LAN controller 16, a controller FPGA 18 forming analysis data from the frame signals obtained through the gigabit LAN controller 16, a memory 20 where the formed data are stored, and a high-speed (32 bits or 64 bits) bus interface 22 where a computer is connected.例文帳に追加

回路基板１０上に、光ケーブル用コネクタ１２及びツイストペアケーブル用コネクタ１４と、ギガビットＬＡＮコントローラ１６と、このギガビットＬＡＮコントローラで得られたフレーム信号から解析用のデータを作成するコントローラ用ＦＰＧＡ１８と、作成されたデータを格納するメモリー２０と、コンピュータが接続される３２ビット又は６４ビット高速バスインターフェース２２とを搭載する。 - 特許庁

Concerning the image processing controller for electronic printer having plural interfaces for receiving image data supplied through the desired interface from the outside, storing these data in an incorporated memory and performing image processing, this device has a memory controller MC connected through a memory bus to a memory 3 for controlling access to the relevant memory and an input/output controller IOC for inputting/outputting image data.例文帳に追加

本発明は、複数のインターフェースを有し、外部から所望のインターフェース経由で供給される画像データを受信し、内蔵するメモリに格納し、画像処理を行う電子印刷装置用の画像処理コントローラにおいて、メモリ３にメモリバスを介して接続され当該メモリへのアクセスを制御するメモリコントローラMCと、画像データの入出力を行う入出力コントローラIOCとを有する。 - 特許庁

The two processor devices are connected by a duplexed serial bus and are equipped with a higher level controller which executes a control operation and access to the counterpart processor device, a duplexed transmission controller which controls transmission of serial data, a duplexed receiving controller which controls reception of the serial data, and a duplexed diagnostic means to diagnose validity of the received data.例文帳に追加

２つのプロセッサ装置は、二重化されたシリアルバスにより接続され、制御演算及び相手側のプロセッサ装置とのアクセスを実行する上位コントローラと、シリアルデータの送信を制御する二重化された送信コントローラと、シリアルデータの受信を制御する二重化された受信コントローラと、受信データの正当性を診断する二重化された診断手段とを設けた。 - 特許庁

To provide a distribution type controller with a function capable of freely connecting a local node to a remote node without restriction of extended distance of a bus by a relay means such as an optical repeater and without a hindrance of physical installation.例文帳に追加

光リピータ等の中継手段によるバスの延長距離の制約がなく、かつ物理的な敷設の障害無しにリモートノードを自由に接続可能な機能を有する分散型制御装置を実現する。 - 特許庁

Further, the entire controller 10 consists of a conventional microcomputer comprising: a CPU 10a; a ROM 10b; a RAM 10c; an input/output port (I/O port) 10d and a bus line 10e interconnecting the above components or the like.例文帳に追加

尚、全体制御装置１０は、ＣＰＵ１０ａ、ＲＯＭ１０ｂ、ＲＡＭ１０ｃ、入出力ポート（Ｉ／Ｏポート）１０ｄ及びこれらを結ぶバスライン１０ｅなどからなる周知のマイクロコンピュータにより構成されている。 - 特許庁

The central switch is physically located on a memory board and made effective for providing a point-to-point bus between the memory controller and a memory device on the memory module in the combination with the parallel connection of the memory module.例文帳に追加

中央スイッチはマザーボード上に物理的に配置され、メモリモジュールの並列接続との組み合わせにおいてメモリコントローラとメモリモジュール上のメモリデバイスとの間のポイントツーポイントバスを提供するのに役立つ。 - 特許庁

An input port 181 in a data format converting device 18 receives the image data from a scanner from a printer controller 10 via a bus 4, passes the image data to an area decision section 182, and develops the image data in a frame memory 187.例文帳に追加

データ形式変換装置１８内の入力ポート１８１は、スキャナからの画像データをバス４経由でプリンタコントローラ１０から受取り、領域判定部１８２に渡し、且つフレームメモリ１８７に展開する。 - 特許庁

A DC/DC controller 12 makes off the supply of voltage to the terminal 16 of the memory bus line 14 when an access to the memory device 30 is not detected when the power saving mode transfer signal is inputted.例文帳に追加

ＤＣ／ＤＣコントローラ１２は、省電力モード移行信号が入力されたときにメモリデバイス３０に対するアクセスが検出されなかった場合に、メモリバスライン１４の終端部１６への電圧の供給をオフする。 - 特許庁

A USB (Universal Serial Bus) connector required for installing the option device such as a USB camera to a display unit having a display is mounted on a board mounted with a controller controlling the display built in the display unit.例文帳に追加

ディスプレイを有するディスプレイユニットにＵＳＢカメラといったオプションデバイスを取り付けるために要するＵＳＢコネクタを、ディスプレイユニットに内蔵されるディスプレイを制御するコントローラが実装され基板上に実装する。 - 特許庁

To provide a DMA controller capable of grasping the use ratio of a bus or access situation by plural devices without any complicated control and controlling an operating mode for every block of a memory in accordance therewith.例文帳に追加

複雑な制御を行わずに複数のデバイスによるバスの使用割合やアクセス状況を把握し、それに応じてメモリのブロックごとに動作モードを制御することができるＤＭＡ制御装置を提供すること。 - 特許庁

As a result, an expansion function is automatically made to be effective in preference to the fundamental fuction and the picture data outputted from a display controller 3c are transferred only to the side of the unit 4 via the expansion bus connectors 3g, 4a.例文帳に追加

これにより拡張機能を基本機能に優先して自動的に有効にし、表示コントローラ３ｃから出力された画面データを拡張バスコネクタ３ｇ・４ａを介して拡張ユニット４側へのみ転送する。 - 特許庁

To improve operativity when continuously dubbing a plurality of program files with the same program title, relating to a controller unit such as a set top box (STB) connected to an IEEE1394 serial bus.例文帳に追加

ＩＥＥＥ１３９４シリアルバスに接続されるセットトップボックス（ＳＴＢ）等のコントローラ機器において、同一の番組タイトルを持つ複数の番組ファイルを連続してダビングする際における操作性の向上を図る。 - 特許庁

To provide a power controller for vehicles which suppresses electric leakage by reliably preventing bus bars arranged close to a housing from coming into contact with the inner wall face of the housing even if a collision load is applied to the housing.例文帳に追加

ハウジングに衝突荷重が加わってもハウジング内壁面とこれに近接して配索されるバスバとの接触を確実に防止して漏電の発生を抑制できる車両用電力制御装置を提供する。 - 特許庁

Then, after system reset release, when the MPU 181 specifies an initial address to an internal bus, a ROM controller 187b sets the boot program from the NOR type ROM 187d to a buffer RAM 187c.例文帳に追加

そして、システムリセット解除後に、ＭＰＵ１８１が内部バスに対して初期アドレスを指定すると、ＲＯＭコントローラ１８７ｂは、ＮＯＲ型ＲＯＭ１８７ｄからブートプログラムをバッファＲＡＭ１８７ｃにセットする。 - 特許庁

Also, the memory controller 900 receives access to the final address, and when the issue of the access to a memory is determined, outputs a notification signal, and starts access from a second bus master in response to the notification signal.例文帳に追加

またメモリコントローラ９００は、最終アドレスへのアクセスを受けとり、アクセスがメモリへ発行される順番が確定すると通知信号を出力し、通知信号に応じて第２のバスマスタからのアクセスを開始する。 - 特許庁

At the time of continuous read access request from a CPU 5 to various slave buses or write access request from the CPU 5, a bus controller control part 2 outputs a shared buffer access request signal to a shared buffer control part 3.例文帳に追加

バスコントローラ制御部２は、ＣＰＵ５からの異なるスレーブバスへの連続したリードアクセス要求時や、ＣＰＵ５からのライトアクセス要求時に、共有バッファ制御部３に共有バッファアクセス要求信号を出力する。 - 特許庁