「bus controller」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Since the LCD controller 5 and the frame buffer 4 are disconnected from the high-speed bus Bh, the electric power consumption during LCD refresh can be reduced.例文帳に追加

ＬＣＤコントローラ５およびフレームバッファ４が高速バスＢｈから切り離されるので、ＬＣＤリフレッシュ時の消費電力を低減することができる。 - 特許庁

A serial controller 100 is coupled to a serial bus 102 within the RFIC for transmitting commands and data from a microcontroller to its internal data receiver module.例文帳に追加

シリアルコントローラ１００は、その内部のデータレシーバモジュールにマイクロコントローラからコマンド及びデータを送信するＲＦＩＣ内のシリアルバス１０２に結合される。 - 特許庁

Control signals issued by the bus controller indicate to each slave which masters are not ready to receive the requested data from the slave.例文帳に追加

バスコントローラによって発行された制御信号は、どのマスタが、要求したデータを、スレーブから受信する準備ができていないかを各スレーブに対して示す。 - 特許庁

To provide a card access bus controller which eliminates the need for software for adjusting inter-software for respectively controlling a plurality of functions of a media card.例文帳に追加

メディアカードの複数の機能をそれぞれ制御するソフトウェア間の調整を行なうためのソフトウェアを必要としないカードアクセスバス制御装置を提供する。 - 特許庁

A DMA controller 14 executes data transfer between the FIFO memories 11, 12 and the memory 4 in asynchronism with the access from the bus 3 to the virtual address space.例文帳に追加

ＤＭＡコントローラ１４は、バス３側から仮想アドレス空間へのアクセスと非同期にＦＩＦＯメモリ１１、１２とメモリ４との間でデータ転送を実行する。 - 特許庁

When they are not matched, a control signal generating circuit 15 performs an access to the external memory device in an access mode different from the burst access request from the bus controller.例文帳に追加

一致しない場合には、制御信号生成回路１５がバスコントローラからのバーストアクセス要求と異なるアクセスモードで外部メモリデバイスにアクセスする。 - 特許庁

An OTG (state) controller for performing state control of On-The-Go of USB (universal serial bus) is provided, and the pipe regions are secured in the packet buffer 100 in operating a host.例文帳に追加

ＵＳＢのＯｎ−Ｔｈｅ−Ｇｏのステート制御を行うＯＴＧ（ステート）コントローラを有し、ホスト動作時にパケットバッファ１００にパイプ領域を確保する。 - 特許庁

The time interval of the data transmission is decided from the transfer speed of the I/O bus to which the communication controller in the opposite computer 110 or 111 is connected.例文帳に追加

データ送信の時間間隔は、相手計算機１１０又は１１１内の通信制御装置が接続されているＩ／Ｏバスの転送速度から決定する。 - 特許庁

A frequency of the bus voltage controller (36) to communicate each iterated calculation of the adjustment signal is higher than a frequency of the supervisory controller (12) to communicate each iterated calculation of the command signal.例文帳に追加

調整信号の各繰り返し計算の結果を伝えるためのバス電圧コントローラ（３６）の周波数は、コマンド信号の各繰り返し計算の結果を伝えるための監視コントローラ（１２）の周波数よりも高い。 - 特許庁

All the pieces of information such as the transfer origin address, the transfer destination address and transfer amount required for the transfer are set from the first CPU 12 on the side of the first bus 11 to the first DMA controller 32 and the second DMA controller 33.例文帳に追加

転送元アドレス、転送先アドレス、転送量など転送に必要なすべての情報は第１バス１１側の第１ＣＰＵ１２から第１ＤＭＡコントローラ３２と第２ＤＭＡコントローラ３３とに設定される。 - 特許庁

When output of data is switched from a memory 20 to a memory controller 10, the memory controller 10 fetches write data outputted from the memory 20 and outputs the fetched write data to a data bus 30.例文帳に追加

データの出力が、メモリ２０からメモリ・コントローラ１０に切り替わる際に、メモリ・コントローラ１０は、メモリ２０から出力された書込みデータを取り込み、かつ取り込んだ書込みデータをデータ・バス３０へ出力する。 - 特許庁

The controller 114 and an inter-host-PCI bridge controller 108 perform control so as to output a memory bus clock signal corresponding to an inserted single-face type or both-face type DIMM.例文帳に追加

ＰＣＩ—ＩＳＡ間ブリッジコントローラ１１４およびホスト−ＰＣＩ間ブリッジコントローラ１０８は，挿入された単面型または両面型のＤＩＭＭに対応するメモリバスクロック信号を出力するように制御する。 - 特許庁

A write completion notifier 13 is provided on the side of the bus 1 and issues a defective data read request intentionally causing an error, to the IO device controller 22 after issuing a data write request to the IO device controller 22.例文帳に追加

そして、書き込み完了通知器１３は、バス１側に設けられ、ＩＯデバイスコントローラ２２へのデータライト要求の後に、意図的にエラー発生させるための不良データリード要求をＩＯデバイスコントローラ２２へ発行する。 - 特許庁

A communication controller 1 connected to a line and a serial bus is provided with a mapping table for making fixed addresses, which terminals have, correspondent to node ID allocated to terminals 2-7 connected to a serial bus 8 at present.例文帳に追加

回線及びシリアルバスに接続される通信制御装置１に、端末が有する固定アドレスと現在シリアルバス８に接続されている端末２〜７に割り振られているノードＩＤとを対応させるマッピングテーブル３０を備える。 - 特許庁

This FIFO memory controller comprises a size specifying means 106 capable of setting software specifying an access bus width for the FIFO memory 104, and an external interface means 107 for controlling the access data width to the FIFO memory according the access bus width.例文帳に追加

ＦＩＦＯメモリ１０４に対するアクセスバス幅を指定するソフトウェア設定可能なサイズ指定手段１０６と、アクセスバス幅に応じてＦＩＦＯメモリへのアクセスデータ幅を制御する外部インターフェイス手段１０７とを備える。 - 特許庁

To solve the problem of remarkable stability lowering caused by increase of a bus-bar phase angle which occurs, if flow control by a power flow controller is performed at high speed, when a line is opened after a fault and the bus-bar phase angle increases.例文帳に追加

事故後に線路開放が行われて母線位相角が大きくなる場合、電力潮流制御装置による潮流制御を高速に行なうと、母線位相角が増大し安定度を著しく低下させてしまう。 - 特許庁

An external bus controller 2 has a wait register 20 for setting the number of waits when accessing the external bus and two OR circuits 23a and 23b for a write signal 125 and a read signal 126 from each of CPU 1a or the like.例文帳に追加

外部バスコントローラ２は、外部バスをアクセスするときのウェイト数を設定するウェイトレジスタ２０、各ＣＰＵ１ａからの書き込み信号１２５と読み出し信号１２６のための二つのＯＲ回路２３ａ、２３ｂなどを有する。 - 特許庁

The S-ATA controller 200 controls a built-in HDD 21 via the first serial ATA bus 200a and controls via the second serial ATA bus 200b an HDD 7a mounted in a select bay slot 7.例文帳に追加

Ｓ−ＡＴＡコントローラ２００は第１のシリアルＡＴＡバス２００ａを介して内蔵のＨＤＤ２１を制御し、第２のシリアルＡＴＡバス２００ｂを介してセレクトベイスロット７に装着されるＨＤＤ７ａを制御する。 - 特許庁

A CPU device 2a of a plant controller 2 is connected to an input I/F part 52 of the right bus converting unit 5, and connected to the central and the left bus converting units 52 through an output I/F part 56.例文帳に追加

また、乙プラントコントローラ２のＣＰＵ装置２ａは、右方のバス変換ユニット５の入力Ｉ／Ｆ部５２に接続されるとともに、出力Ｉ／Ｆ部５６を介して中央及び左方のバス変換ユニット５２にも接続されている。 - 特許庁

The actuator controller includes a control circuit for controlling an actuator, and a bus bar 16 electrically connected to the control circuit and arranged so that a part of the bus bar is embedded inside of a resin housing 1 and a part is exposed outside of the resin housing 1.例文帳に追加

アクチュエータを制御する制御回路と、制御回路と電気的に接続され、樹脂筐体１の内部に一部が埋設されるとともに樹脂筐体１の外部に一部が露出するように配設されたバスバー１６とを有する。 - 特許庁

The connector 14a is electrically connected to the bus of the host system, and the memory controller 3 controls accessing to the flash memory 2 based on a write instruction or a read instruction imparted from the bus through the connector 14a.例文帳に追加

コネクタ１４ａは、ホストシステムの持つバスに電気的に接続され、コネクタ１４ａを介してそのバスから与えられる書込み命令若しくは読出し命令に基づいてメモリコントローラ３がフラッシュメモリ２に対するアクセスを制御する。 - 特許庁

A redundant and independent symmetric second serial bus in addition to a first serial bus are provided within a battery monitoring and control system including a plurality of battery monitoring modules and associated IC battery monitoring chips for serial communication with a system controller.例文帳に追加

複数のバッテリモニタモジュール、および関連付けられた、システムコントローラとシリアル通信するＩＣバッテリモニタチップを含むバッテリ監視制御システム内に、第１のシリアルバスに加えて、冗長で、独立した対称的な第２のシリアルバスが設けられる。 - 特許庁

A decoder circuit 17 decodes the bus speed selection signal, and varies the voltage of power supply supplied from a power supply circuit 16 to a system bus 21 connecting the microprocessor 11 and the memory controller 13 based on the decoded value.例文帳に追加

デコード回路１７は、バススピード選択信号をデコードし、そのデコードされた値から、電源回路１６より、マイクロプロセッサ１１とメモリコントローラ１３との間を接続するシステムバス２１に供給される電源の電圧を可変させる。 - 特許庁

This bus system 1 comprises: a plurality of buses 11a, 11b; bridges 12a, 12b connecting the buses 11a, 11b; the memory 13 storing the data; the memory controller 14 directly accessing the memory 13; the bus master 15 requiring the writing or reading of the data; and a writing completion notifying device 16.例文帳に追加

バスシステム(1)は、複数のバス(11a,11b)、バス(11a,11b)を接続するブリッジ(12a,12b)、データを記憶するメモリ(13)、メモリ(13)に直接アクセスするメモリコントローラ(14)、データの書き込みや読み出しを要求するバスマスタ(15)、および、書き込み完了通知器(16)より成る。 - 特許庁

Then, on the basis of the voltages Vp and Vm and their absolute values |Vp| and |Vm|, the controller 40 judges which leakage has occurred in out of the side of a positive bus LN1, the side of a negative bus LN2, and a battery 10 or three-phase wiring 15.例文帳に追加

そして、制御装置４０は、電圧Ｖｐ，Ｖｍおよび絶対値｜Ｖｐ｜，｜Ｖｍ｜に基づいて、正母線ＬＮ１側、負母線ＬＮ２側、および電池１０または３相配線１５のいずれで漏電が発生したか否かを判定する。 - 特許庁

To provide a memory system for changing bus width of a bus connected to a memory cell in a nonvolatile semiconductor memory device dynamically in accordance with an operation mode from a controller, to improve data processing performance while reducing current consumption.例文帳に追加

不揮発性半導体記憶装置内のメモリセルに接続されるバスのバス幅を、コントローラから動作モードに応じて動的に切り替えることを可能にして、データ処理性能を向上し消費電流を低減するメモリシステム。 - 特許庁

An image processor 500 which commonly uses a system bus 150 of the personal computer system, includes an independent dedicated image bus 550, a compression/expansion unit 510, an image memory read/write controller 520, image memories 610, 620, 630, and a video processor 650.例文帳に追加

パソコンシステムのシステムバス１５０を共用する画像処理部５００は、独立した専用のイメージバス５５０と、圧縮／伸長器５１０と、画像メモリリード／ライト制御器５２０と、画像メモリ６１０，６２０，６３０と、ビデオ処理器６５０とを有する。 - 特許庁

To provide a DMA controller by which access to a shared bus by a CPU is secured by detecting an operating state of a device and changing the contents of mediation control of a bus according to its detected result.例文帳に追加

デバイスの動作状況を検出し、その検出結果に応じてバス調停制御の内容を変更することにより、ＣＰＵによる共有バスへのアクセスを確保することができるＤＭＡ制御装置を提供すること。 - 特許庁

The data transfer controller 30 includes a link controller 40 analyzing a packet received from the data transfer controller 10 at a host side via a serial bus, an interface circuit 110 generating an interface signal and outputting it to an interface bus, and an internal register 350 setting up interface information to specify a signal type of the interface signal outputted from the interface circuit 110.例文帳に追加

データ転送制御装置３０は、シリアルバスを介してホスト側データ転送制御装置１０から受信したパケットを解析するリンクコントローラ４０と、インターフェース信号を生成して、インターフェースバスに出力するインターフェース回路１１０と、インターフェース回路１１０から出力されるインターフェース信号の信号形式を規定するためのインターフェース情報が設定される内部レジスタ３５０を含む。 - 特許庁

The writing completion notifying device 16 transmits the writing requirement from the bus master 15 to the memory controller 14, issues the reading requirement with a writing address designated by the writing requirement as a reading address, and imparts writing completion notification to the bus master at the time point when receiving reading completion notification from the memory controller 14.例文帳に追加

書き込み完了通知器(16)は、バスマスタ(15)からの書き込み要求をメモリコントローラ(14)に伝達し、続いて、その書き込み要求で指定されていた書き込みアドレスを読み出しアドレスとする読み出し要求を発して、メモリコントローラ(14)から読み出し完了通知を受けた時点で、書き込み完了通知をバスマスタ(15)に与える。 - 特許庁

A PCI(peripheral component interconnect)-PCI bridge which connects a primary PCI bus 2 to a secondary PCI bus 4 consists of two physically different controllers, i.e., a primary PCI serial transfer controller 15 which is placed on the PC(personal computer) main body 100 side and a secondary PCI serial transfer controller 35 which is placed on the docking station 200 side.例文帳に追加

プライマリＰＣＩバス２とセカンダリＰＣＩバス４間をつなぐＰＣＩ−ＰＣＩブリッジは、ＰＣ本体１００側に配されたプライマリＰＣＩシリアル転送コントローラ１５と、ドッキングステーション２００側に配されたセカンダリＰＣＩシリアル転送コントローラ３５との２つの物理的に異なるコントローラから構成される。 - 特許庁

A PCI-PCI bridge for connecting a primary PCI bus 2 and a secondary PCI bus 4 is composed of two physically different controllers of a primary PCI serial transfer controller 15 arranged on the side of a main body 100 of PC and a secondary PCI serial transfer controller 35 arranged on the side of a docking station 200.例文帳に追加

プライマリＰＣＩバス２とセカンダリＰＣＩバス４間をつなぐＰＣＩ−ＰＣＩブリッジは、ＰＣ本体１００側に配されたプライマリＰＣＩシリアル転送コントローラ１５と、ドッキングステーション２００側に配されたセカンダリＰＣＩシリアル転送コントローラ３５との２つの物理的に異なるコントローラから構成される。 - 特許庁

In the controller for connecting a main circuit substrate 100 equipped with a microcomputer 120 and a first connector 110 with a sub-circuit substrate 200 equipped with a second connector 210, the main circuit substrate 100 is provided with a bus function switching part 304 for switching whether a bus line 121 connecting the microcomputer 120 with the first connector 110 functions as a system bus or an input/output bus.例文帳に追加

マイクロコンピュータ１２０及び第１のコネクタ１１０を備えた主回路基板１００と第２のコネクタ２１０を備えた副回路基板２００とを接続する制御装置において、主回路基板１００はマイクロコンピュータ１２０と第１のコネクタ１１０を接続するバスライン１２１をシステムバス又は入出力バスとして機能させるかを切り替えるバス機能切替部３０４を備える。 - 特許庁

The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.例文帳に追加

ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁

A motor drive mechanism includes: a triple-phase motor; a battery; an inverter for supplying a triple-phase drive voltage to the triple-phase motor; bus voltage detecting means for detecting a DC voltage supplied from the battery to the inverter as a detection bus voltage; and an inverter controller for controlling the inverter in response to the detection bus voltage.例文帳に追加

モータ駆動機構が、３相モータと、バッテリと、３相の駆動電圧を３相モータに供給するインバータと、バッテリからインバータに供給される直流電圧を検出バス電圧として検出するバス電圧検出手段と、検出バス電圧に応答してインバータを制御するインバータコントローラとを具備する。 - 特許庁

A memory controller controls an access to the memory unit, reads out the first cache line from a first memory module via the data bus and the first information bus and, by parallel operation, writes a pair of updated information bits of the second cache line which has been read out first into the second memory module via the second information bus.例文帳に追加

メモリコントローラは、メモリユニットへのアクセスを制御し、第１のメモリモジュールからデータバスおよび第１の情報バスを介して第１のキャッシュラインを読み出し、かつ、並列動作で、先に読み出された第２のキャッシュラインの一組の更新された情報ビットを第２の情報バスを介して第２のメモリモジュールに書き込む。 - 特許庁

To improve processing efficiency by shortening a wait time in performing read access to an external device as regards a processor equipped with a DSP core including a CPU or a DSP, and connected via a bus controller to an external bus, and configured to perform the read access to the external device connected to the external bus.例文帳に追加

本発明はＣＰＵまたはＤＳＰを含むＤＳＰコアを備えバスコントローラを介して外部バスと接続され，外部バスに接続された外部装置に対してリードアクセスを行うプロセッサに関し，外部デバイスにリードアクセスを行う際のウエイト時間を短縮して処理能率を向上することを目的とする。 - 特許庁

The USB bus controller provided with a differential receiver for receiving a USB bus signal includes a differential receiver control circuit for stopping the operation of the differential receiver when a received packet is addressed to other device so as to optimize the operation of a USB bus signal receiver and reduce the power consumption.例文帳に追加

ＵＳＢバス信号を受信する差動レシーバを備えたＵＳＢバスコントローラであって、受信したパケットが他のデバイスのためのものであるとき、差動レシーバの動作を停止させる差動レシーバ制御回路を備えることにより、ＵＳＢバス信号レシーバの動作を最適化し消費電力が少ないＵＳＢバスコントローラを実現する。 - 特許庁

Every time when the mobile object position data express a passing position separated from a bus stop found out from stop position data expressing a previously stored bus stop by a previously determined distance, a CPU 10 in a controller 9 of the bus 2 transmits a passage signal to a traveling monitoring device 16 through communication devices 14, 18.例文帳に追加

移動体位置データが予め記憶されているバス停留所を表す停止位置データから求めたバス停留所より予め定めた距離だけ離れた通過位置を表すごとに、バス２の制御装置９のＣＰＵ10が、通過信号を通信装置14、18を介して運行監視装置16に送信する。 - 特許庁

The distributed control system is constituted in such a manner that an operation monitoring device and a controller are connected to a control bus, the controller controls a plant under the monitor of the operation monitoring device, and the system is provided with an event server which collects the event information via the controller when any event occurs.例文帳に追加

操作監視装置と制御装置を制御バスに接続し、操作監視装置の監視下で制御装置がプラントを制御するとともに、イベントが発生したときにイベント情報を制御装置を介して収集するイベントサーバを備えた分散型制御システムに関するものである。 - 特許庁

This memory system is constituted of a plurality of the functional blocks operated as bus masters and for carrying out prescribed processing, a memory controller, and a bus for connecting the plurality of functional blocks to the memory controller, the functional block adds the time information of finishing memory access when issuing the memory access, and the bus adds the time information of finishing the memory access to memory access information, and transfers it.例文帳に追加

バスマスタとして動作し、所定の処理を行う複数の機能ブロックと、メモリコントローラと、前記複数の機能ブロックと前記メモリコントローラとを接続するバスとにより構成されるメモリシステムであって、前記機能ブロックは、メモリアクセスを発行する時に前記メモリアクセスが終了する時間情報を付加し、前記バスは、メモリアクセス情報に前記メモリアクセスが終了する時間情報を付加して転送する。 - 特許庁

To successively transfer data being output from the memory of a synchronous FIFO to a PCI bus, and also transfer the data without losing even if disabled by the controller of the other party when transferring multiple data to the PCI bus.例文帳に追加

ＰＣＩバスに複数のデータを転送させる場合において、同期式ＦＩＦＯのメモリから出力されるデータを、連続してＰＣＩバスに転送することができ、かつ相手のコントローラによって非有効にされても消失することなく転送する。 - 特許庁

A scanner image processing section 2080 applies gamma correction to image data received from a table conversion section 2085 and transmits the image data that are gamma-corrected to an image bus 2008 via an image bus I/F controller 2081.例文帳に追加

スキャナ画像処理部２０８０では、テーブル変換部２０８５により入力された画像データに対してガンマ補正を施し、このガンマ補正が施された画像データを画像バスＩ／Ｆコントローラ２０８１を介して画像バス２００８上に送出する。 - 特許庁

To use a simple method to prevent the processing capability of a microcomputer's CPU with Harvard architecture from being reduced by a weight request output from a circuit such as a bus controller connected to an instruction bus.例文帳に追加

ハーバードアーキテクチャを有するＣＰＵを用いて構成されたマイクロコンピュータにおいて、命令側バスに接続されるバスコントローラ等の回路から出力されるウエイト要求により、ＣＰＵの処理能力が低下することを簡易な方法で防止する。 - 特許庁

If the data bus width of data supplied from the master devices (6-1 to 6-n, 7) exceeds the first data bus width, the memory controller (3) makes the first built-in memory and the second built-in memory function as a single combined memory device.例文帳に追加

そして、そのメモリコントローラ（３）は、そのマスタデバイス（６−１〜６−ｎ、７）から供給されたデータのデータバス幅が、その第１データバス幅を超えるとき、その第１内蔵メモリとその第２内蔵メモリとをあわせて単一のメモリデバイスとして機能させる。 - 特許庁