「cache memory system」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

An update management table return control part 47 stores the update management table stored in the system volume 33 into the cache memory 25 when accepting a device start-up direction.例文帳に追加

更新管理テーブル復帰制御部４７は、装置立ち上げ指示を受け付けると、システムボリューム３３に保存されている更新管理テーブルをキャッシュメモリ２５に保存する。 - 特許庁

To prevent the effect of a cache mechanism due to a prefetch instruction, from becoming invalid caused by accessing a system having a plurality of processors sharing a memory device by simultaneous access to the memory device, using a simple circuit configuration.例文帳に追加

メモリ装置を共有する複数プロセッサからなるシステムで、プリフェッチ命令によるキャッシュ機構の効果が、メモリ装置への競合アクセスに起因して無効となることを、簡単な回路構成で防止すること。 - 特許庁

To eliminate possibility that the cash hit ratio of a task is lowered owing to processing of another task in a computer system having a microprocessor which performs parallel processing of a plurality of tasks, a cache memory and a main memory.例文帳に追加

複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 - 特許庁

In the multiprocessor system 100, a memory manager 200 makes a processor 110 execute matching processing while ensuring the matching property between a data cache 116 and a shared memory 158 of the processor 110 on condition that the address of a read request from a processor 120 is contained in the range of addresses for which the matching property of the data cache 116 and the shared memory 158 is requested.例文帳に追加

マルチプロセッサシステム１００におけるメモリマネージャ２００は、プロセッサ１２０からのリード要求のアドレスが、プロセッサ１１０のデータキャッシュ１１６と共有メモリ１５８との整合性が要求されるアドレスの範囲に含まれることを条件に、データキャッシュ１１６と共有メモリ１５８との整合性を保つ整合処理をプロセッサ１１０に実行せしめる。 - 特許庁

In an interface system for Serial Advanced Technology Attachment (SATA) having a fast data access function and a method for the system, a memory of the system can be extended by a user, and the memory is used as a buffer or a cache between a SATA device and a south-bridge chip.例文帳に追加

高速データアクセス機能を有するシリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）のインターフェースシステム及びそのための方法であって、このシステムのメモリは、ユーザによって拡張されることが出来、そのメモリは、ＳＡＴＡデバイスとサウスブリッジチップ間でバッファやキャッシュとして使用される。 - 特許庁

This system is provided with a request outstanding buffer(ROB) for recording the data request, a remote access cache(RAC) for caching the result of a preceding memory request to a request node and a directory (20) for recording the whole state of a cache line inside the system.例文帳に追加

上記システムは、データ要求を記録するための要求未了バッファ（ＲＯＢ）と、要求ノードに対し先行するメモリ要求の結果をキャッシュするための遠隔アクセスキャッシュ（ＲＡＣ）と、システム内のキャッシュラインの全域的ステートを記録するためのディレクトリ（２０）とを含んでなる。 - 特許庁

The computer system includes a CPU core, a DSP core, a data cache, a first and a second sequential buffer modules, and an external memory, and sequentially accesses input or output data transmitted in or from the DSP core using a sequential buffer instead of the data cache.例文帳に追加

ＣＰＵコア、ＤＳＰコア、データキャッシュ、第１及び第２シーケンシャルバッファモジュール、及び外装メモリを含み、ＤＳＰコアに／から伝達される入力または出力データをデータキャッシュを使用せず、シーケンシャルバッファを使用してシーケンシャルにアクセスする。 - 特許庁

A cache memory control system is provided with a controlling part that detects a plurality of cache memories to which different segment sizes are allocated and an access unit in I/O processing from the host device and selects an optimum segment size for the access unit.例文帳に追加

キャッシュメモリ制御システムは、異なるセグメントサイズが割り当てられた複数個のキャッシュメモリ及び、上位装置からのＩ／Ｏ処理におけるアクセス単位を検出し、当該アクセス単位に最適なセグメントサイズを選択する制御部を備えている。 - 特許庁

To quickly correct an error which occurs in a bit value in a cache memory in a system such as a critical and safety-related system in a processor for controlling an anti-lock brake system to which advanced safety is required and must be proved.例文帳に追加

アンチ・ロック・ブレーキ・システムを制御するプロセッサ内のクリティカルで安全関連のシステムなど、高度な安全性が要求され、証明できなければならないシステムにおけるキャッシュ・メモリ内のビット値に起こるエラーを敏速に訂正する。 - 特許庁

To provide a computer system with which a cache memory with high hit rate and also with less overhead of access even with small capacity is given to a storage medium using a flash memory as a main medium, writing to the flash memory is quickened and writing frequencies are reduced.例文帳に追加

フラッシュメモリを主媒体とする記憶装置に小容量でもヒット率が高く、アクセスのオーバーヘッドも少ないキャッシュメモリを付与することが可能になり、フラッシュメモリへの書き込みを高速化し、書き換え回数も低減させることが可能なコンピュータシステムを提供する。 - 特許庁

In the case of reading out data from a system memory 128 to be written in a device arranged along a PCI bus, bus traffic between the PCI bus and a cache memory 126 is monitored, the characteristics of the device are judged and a method for managing data within the range of the memory 126 is changed in accordance with the judged result.例文帳に追加

ＰＣＩバスに沿って配置される装置へシステム・メモリからデータを読み取る時、ＰＣＩバスとキャッシュ・メモリの間のバス・トラフィックを監視して、当該装置の特性を判断し、それに応じてキャッシュ・メモリの範囲内でデータを管理する方法を変更する。 - 特許庁

This device is equipped with the cache memory of the copy back system, a VRAM 3 which stores data to be displayed, and a means which generates a signal synchronized with the vertical synchronizing signal of display and writes the data of the cache memory to the VRAM 3 by using as a trigger a signal synchronized with the vertical synchronizing signal of display.例文帳に追加

コピーバック方式のキャッシュメモリと、表示するデータを記憶するＶＲＡＭ３と、表示の垂直同期信号に同期した信号を発生する手段を備え、表示の垂直同期信号に同期した信号をトリガーとして、キャッシュメモリのデータをＶＲＡＭ３に書き込む構成の描画装置とする。 - 特許庁

To provide a processor system allowing prevention of reduction of system performance without drastically expanding circuit size when a defect is present in a part of a word line of an SRAM (Static Random Access Memory) used for a cache memory or even when a part of the word line fails.例文帳に追加

キャッシュメモリに使用されるＳＲＡＭのワードラインの一部に欠陥がある場合やワードラインの一部が故障してしまった場合であっても、回路サイズを大幅に拡大することなく、システム性能の低下を防止することができるプロセッサシステムを提供すること。 - 特許庁

In a digital system having a microprocessor 100, a cache 120 and the various kinds of memories and devices (140a to 140n), a physical address attribute memory(PAAM) 130 generates a signal for controlling a cash memory mode of a fixed map.例文帳に追加

マイクロプロセッサ１００と、キャッシュ１２０と、種々のメモリ及びデバイス（１４０ａ〜１４０ｎ）とを有するディジタル・システムにおいて、物理アドレス属性メモリ（ＰＡＡＭ）１３０によりマップ一定のキャッシュ・メモリ・モードを制御する信号を発生する。 - 特許庁

The system comprises a read only memory (ROM) configured to store a first group of the microcode and a random access memory (RAM) cache configured to temporarily store blocks of a second group of the microcode.例文帳に追加

当システムは、マイクロコードの第１のグループを格納するよう構成された読み出し専用メモリ（ＲＯＭ）及びマイクロコードの第２のグループのブロックを一時的に格納するよう構成されたランダム・アクセス・メモリ（ＲＡＭ）キヤツシュを有する。 - 特許庁

When the cache memory is abnormal, write access to each of the volumes 6A and 6B is processed in the preliminarily selected system between a write-through method shown in figure (b) and a non-redundant memory type write-after method as shown in figure (c).例文帳に追加

キャッシュメモリに異常が生じた場合は、図１（ｂ）に示すライトスルー方式または図１（ｃ）に示す非冗長記憶型ライトアフター方式のうち、事前に選択されている方式で、各ボリューム６Ａ，６Ｂへのライトアクセスを処理する。 - 特許庁

To provide a semiconductor memory device, simultaneously gaining access to a data storage area and to an information storage area corresponding thereto at the same time to maintain cache coherency, and restraining an overhead of a memory in a system.例文帳に追加

キャッシュコヒーレンシを維持するため、データ記憶領域と、これに対応する情報記憶領域とに対するアクセスを同時に行うことができ、かつシステムにおけるメモリのオーバーヘッドを抑制することができる半導体記憶装置を提供する。 - 特許庁

An arbiter circuit 50 for arbitrating accesses from the processors 10 and 20 is connected to the cache system 30 and the buffer system 40, and a flash memory 60 for storing programs and data is connected to the arbiter circuit 50.例文帳に追加

キャッシュ・システム３０及びバッファ・システム４０には、プロセッサ１０，２０からのアクセスを調停するアービタ回路５０が接続され、このアービタ回路５０に、プログラムとデータを格納するFlashメモリ６０が接続されている。 - 特許庁

To provide a page buffer wherein verification and reading of a program can be performed by a wired-OR system and which has a cache function, to provide a nonvolatile semiconductor memory device comprising the same and to provide its driving method.例文帳に追加

ワイアードオア方式でプログラム確認読み出しが可能であり、キャッシュ機能を有するページバッファとこれを含む不揮発性半導体メモリ装置、およびその駆動方法を提供する。 - 特許庁

After system operation starts, access data to the virtual volume is put into the cache memory, data patterns are analyzed, and an optimum storage for storing the data is automatically selected on the basis of the response characteristic information.例文帳に追加

システム運用開始後、仮想ボリュームへのアクセスデータをキャッシュメモリに取り込み、データパターンを分析し、応答特性情報に基づいて最適なデータ格納先ストレージを自動選択する。 - 特許庁

The hash bucket is retrieved by a hash key, which is composed of a table name and a primary key for designating a record, and supplied through a cache memory A7 and an operating system A6 to a database program A5.例文帳に追加

テーブル名とレコードを指定するプライマリキーからなるハッシュキーによりハッシュバケットが検索され、キャッシュメモリＡ７、オペレーティングシステムＡ６を介してデータベースプログラムＡ５に供給される。 - 特許庁

To provide a computer system without the need of mounting a cache memory of a large capacity while achieving performance improvement by acceleration and facilitating independent performance design for each function.例文帳に追加

高速化による性能向上、および機能ごとの独立性能設計の容易化を実現しつつ、大容量のキャッシュメモリの搭載を必要としない計算機システムを提供する。 - 特許庁

This directory is a divided non-dense directory for a distributed shared memory multi-processor system in which plural nodes are provided, and each node includes plural processors, and each processor has a related cache.例文帳に追加

多数のノードを伴い、各ノードが複数のプロセッサを含み、各プロセッサが関連キャッシュを有する、分散共有メモリ・マルチプロセッサ・システムのための分割疎ディレクトリを提供する。 - 特許庁

The distribution system for WWW contents has a WWW server 10 that gives a notice of updating the WWW contents to a Proxy 20 and triggers the updating cache memory of the Proxy server with the notice.例文帳に追加

ＷＷＷサーバ１０がプロキシサーバ２０にＷＷＷコンテンツの更新を通知し、プロキシサ−バ２０はその更新通知をトリガにしてキャッシュの更新をおこなう。 - 特許庁

This hybrid storage device is provided with two storage regions such as a disk and a non-volatile solid memory, which are respectively provided with a disk cache region CA, a system region SA and a user region UA.例文帳に追加

ハイブリッド記憶装置は、ディスク及び不揮発性固体メモリの２つの記憶領域を有し、いずれもディスクキャッシュ領域ＣＡ、システム領域ＳＡ、ユーザ領域ＵＡを有する。 - 特許庁

This method and system are for managing stored software state information such as cache memory contents and address conversion information which are not important for executing a process inside a processor.例文帳に追加

プロセッサ内のプロセスを実行するために重要でないキャッシュメモリ内容およびアドレス変換情報等、ストアされたソフト状態情報を管理するための方法およびシステムを開示する。 - 特許庁

To provide a map update system capable of shortening a time needed for map update processing by efficiently using a memory of a limited capacity and ensuring a cache area.例文帳に追加

限られた容量のメモリを効率的に利用してキャッシュ領域を確保することにより、地図の更新処理に要する時間を短縮することが可能な地図更新システムを提供する。 - 特許庁

When a memory system controller 200 receives read requests from processors 100a-100d on the premise of writing and sends their data to the requesting processors, a snoop cache updating part 233 causes a snoop cache to store the fact that the data are strongly updated.例文帳に追加

メモリシステム制御装置２００が、プロセッサ１００ａ〜１００ｄから書込みを前提としたリード要求を受け、そのデータを要求元のプロセッサに送出した場合に、スヌープキャッシュ更新部２３３は、スヌープキャッシュにそのデータが「強い更新状態」であることを記憶させる。 - 特許庁

A DMA 103 for debug in the processor 100 with built-in cache memory 102 enables memory access in real time without damaging its real time debug property and the equivalence of the debug object system by performing its DMA access without changing the state of the memory 102.例文帳に追加

キャッシュメモリ１０２を内蔵したプロセッサ１００におけるデバッグ用ＤＭＡ１０３が、１０２の状態を変化させる事無くそのＤＭＡアクセスを行う事で、そのリアルタイムデバッグ性及びデバッグ対象システムの等価性を損なわずにリアルタイムメモリアクセスを可能とする事ができる。 - 特許庁

Also, a request for releasing a memory of which size is designated form the task 11 is received, and a memory block having the available are of which size is not more than the size designated from the task 11 and adjusted by the cache line size unit of the operating CPU 1 by the operating system 12 is released to the request for releasing a memory.例文帳に追加

また、タスク１１からサイズを指定したメモリ解放要求を受け、メモリ解放要求に対し、タスク１１から指定されたサイズを超えずかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズ単位で調整したサイズの使用可能領域を持つメモリブロックを解放する。 - 特許庁

A request for capturing a memory of which size is designated from a task 11 is received, and a memory block having an available area of which size is not less than the size designated from the task and adjusted by using the cache line size of an operating CPU 1 as a unit size by an operation system 12 is assigned to the request for capturing a memory.例文帳に追加

タスク１１からサイズを指定したメモリ獲得要求を受け、メモリ獲得要求に対し、タスクから指定されたサイズ以上でかつオペレーティングシステム１２が動作するＣＰＵ１のキャッシュラインサイズを単位サイズとして調整した使用可能領域を持つメモリブロックを割り当てる。 - 特許庁

In the case of coincidence, a request to the cache line is sent to the downstream of a system memory and the data are retrieved from that system memory.例文帳に追加

第１のロード命令がキャッシュ・ミスを招き、システム・メモリ階層からロード・データを検索し始めると、同じロード・データをアドレスする第２のロード命令が、第１のロード命令にマージされて、システム・メモリ階層から戻されたデータが第１と第２のロード命令の両方と関連づけられたレジスタ・ファイルに送られる。 - 特許庁

Concerning the information processor of a multiprocessor system connecting plural processors and plural main memories through a switch type main memory controller, while adopting a control system for performing the coherence control of a cache by holding the copy of the tag of the cache and while relaxing performance reduction caused by false sharing, barrier synchronism between processors is performed at a high speed.例文帳に追加

複数のプロセッサと複数の主記憶をスイッチ型主記憶制御装置で接続したマルチプロセッサ方式の情報処理装置で、キャッシュのコヒーレンス制御をキャッシュのタグのコピーを保持することにより行う制御方式をとりながら、フォールスシェアリングによる性能低下を緩和しつつ、プロセッサ間のバリア同期を高速に行う。 - 特許庁

To provide a cache system and a cache control method therefor that, when a fault is detected during the execution of a microcode, achieve the improvement of instruction rewrite success rate by writing data contents executed with a microcode preceding the microcode in execution back into a cache memory, in a processor that unwinds an instruction code into the microcodes to execute it.例文帳に追加

命令コードをマイクロコードに展開して実行するプロセッサにおいて、マイクロコード実行中に障害を検出した場合、当該マイクロコードに先行するマイクロコードにより実行されたデータ内容をキャッシュメモリに書き戻す事により、命令リトライ成功率の向上を実現するキャッシュシステムとそのキャッシュ制御方法を提供する。 - 特許庁

The memory controller including a cache memory for temporarily storing signals transmitted/received between a microprocessor and a main storage device includes an access analysis device for analyzing the existing rate of each of access system signals transmitted/received between the microprocessor and the main storage device, and a memory reconfiguring device for reconfiguring the rate of the cache memory area based on signals output from the access analysis device.例文帳に追加

マイクロプロセッサと主記憶装置の間で送受信される信号を一時的に記憶するキャッシュ・メモリを備えたメモリ・コントローラにおいて、 前記マイクロプロセッサと前記主記憶装置の間で送受信される各アクセス方式の信号がそれぞれどのような割合で存在するか解析するアクセス解析装置と、 このアクセス解析装置から出力された信号に基づいて、前記キャッシュ・メモリの領域の割合を再構成するメモリ再構成装置と を備える。 - 特許庁

In the control method for the disk array apparatus, a CPU of a first control module acquires other system state information which is decided by a battery and a nonvolatile memory of a second control module and indicates the data saving possibility of the cache memory of the second control module.例文帳に追加

ディスクアレイ装置の制御方法において、第１の制御モジュールのＣＰＵが、第２の制御モジュールのバッテリ及び不揮発性メモリによる、第２の制御モジュールのキャッシュメモリについてのデータ退避可否を示す他系状態情報を取得する。 - 特許庁

An image processing apparatus for mounting a hard disk device as a storage part of image data, and the like, includes a cache memory for more rapidly performing access to the hard disk device and raising processing speed in a whole system, and then, normally carries out asynchronous operation which writes data to a high-speed accessible cache memory, in place of directly writing to the hard disk device.例文帳に追加

画像データなどの記憶部としてハードディスク装置を搭載した画像処理装置では、ハードディスク装置へのアクセスを高速化してシステム全体の処理速度を高めるためにキャッシュメモリを設け、通常はデータをハードディスク装置に直接書き込む代わりに高速アクセスが可能なキャッシュメモリに対して書き込む非同期動作を行うようにする。 - 特許庁

This computer system dynamically controls so that a predetermined TBC (Thread Binary Compiler) is loaded in a cache; and the program is loaded in a recompiled program distributed into multiple threads through recompiling of the program by the predetermined TBC every time the program loaded in a main memory is loaded in the cache.例文帳に追加

本発明によるコンピュータシステムは、キャッシュに所定のＴＢＣ（Thread Binary Compiler）をローディング、メインメモリにローディングされたプログラムをキャッシュにローディングする度に、所定のＴＢＣによるプログラムのリコンパイリングを通じてプログラムが多数のスレッドに分散されるリコンパイルドプログラムにローディングされるようにダイナミックに制御する。 - 特許庁

The high-speed processor system is provided with a CPU, a plurality of DRAMs connected in parallel, and a plurality of cache memories formed into a hierarchical structure, and each cache memory is provided with an MPU functioning as a processor having binary compatibility with the CPU.例文帳に追加

本発明に係る高速プロセッサシステムは、ＣＰＵと、複数個に並列接続されたＤＲＡＭと、階層構造に形成された複数個のキャッシュメモリを備え、各々のキャッシュメモリにはＣＰＵに対してバイナリ互換性のあるプロセッサとして機能するＭＰＵが夫々備えられている。 - 特許庁

In the cache memory system, each of a plurality of processors is can execute a no-data transfer store command, and each of a plurality of first storage hierarchical units outputs a transfer-control signal in response to occurrence of a cache miss hit when executing the no-data transfer store command by the corresponding processor.例文帳に追加

複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。 - 特許庁

To provide a cache memory capable of maintaining coherence of data between processors at good operational efficiency without enlarging a system structure of a multiprocessor system or increasing power consumption and improving access efficiency of processors.例文帳に追加

マルチプロセッサシステムにあって装置構成を大きくすることがなく、あるいは消費電力を高めることがなく、プロセッサ間でデータのコヒーレンシを動作効率よく保つことができ、さらにプロセッサによるアクセス効率が高いキャッシュメモリを提供する。 - 特許庁

The DAS system executes a RAID technology in which an external SSD array of a DAS controller in the DAS system is used by the DAS controller as a WB cache memory for performing a WB caching operation.例文帳に追加

ＤＡＳシステムのＤＡＳコントローラの外部のＳＳＤのアレイが、ＷＢキャッシング動作を実行するためのＷＢキャッシュ・メモリとしてＤＡＳコントローラによって使用される、ＲＡＩＤテクノロジを実施するＤＡＳシステムを提供する。 - 特許庁

Although a DNS (domain name system) cache memory 221 stores the results of past name resolution, and a TTL update section 225 decreases a TTL of each entry, it will no longer decrease the TTL, when the TTL reaches a value "0".例文帳に追加

ＤＮＳキャッシュメモリ２２１には過去の名前解決の結果が格納されており、ＴＴＬ更新部２２５は各エントリのＴＴＬを減じていくが、値「０」になったときの削除は行わない。 - 特許庁

The system includes a streaming data cache memory 30, a bus 12, and an interface circuit 20 coupled to the bus 12 and to an external source of information, for example, a high-speed communication link.例文帳に追加

このシステムは、ストリーミングデータキャッシュメモリ３０と、バス１２と、バス１２に結合されたプロセッサと、バス１２および情報外部ソース、例えば高速通信リンクに結合されたインタフェース回路２０とを備えている。 - 特許庁

When a client acquires a map component, the system determines whether the requested component or the representative point of a cluster (in a plurality of numbers in the hierarchy) in which the component is included, is present in a cache memory.例文帳に追加

クライアントが地図部品を取得する場合、要求された部品そのもの、または、その部品が含まれるクラスタ（階層的に複数ある）の代表点がキャッシュメモリに内に存在するか判断する。 - 特許庁