「clock data error」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The torque instruction data is generated by adding speed error data, which a speed error detecting part 40 outputs according to a first reference clock and an FG signal, and phase error data, which a phase error detecting part 60 outputs according to a second reference clock and the FG signal in an adder circuit 80.例文帳に追加

トルク指令データは、第１の基準クロックとＦＧ信号とに応じて速度誤差検出部４０が出力する速度誤差データと第２の基準クロックとＦＧ信号とに応じて位相誤差検出部６０が出力する位相誤差データとが加算回路８０で加算されて生成される。 - 特許庁

Large volume of high frequency data and synchronized clock are transferred by LVDS (Low-Voltage Differential Signaling) to reduce the number of terminals, and wiring is performed so that the wiring of the data and wiring of the clock have approximately equal length, so as to eliminate a synchronous error of the data and clock.例文帳に追加

端子数を削減するために大容量な高周波データと同期クロックをＬＶＤＳにて転送、このデータとクロックの配線を略等長に配線することで、データとクロックの同期エラーをなくす。 - 特許庁

To provide a transmission apparatus and a burst error monitoring method capable of detecting occurrence of a burst error due to clock deterioration in a transmission signal and a data identification error so as to carry out a notice of a channel fault and a processing of channels switching.例文帳に追加

伝送信号のクロック劣化やデータ識別誤りによるバーストエラーの発生を検出でき、回線故障の通知や回線切替の処理が行えること。 - 特許庁

To suppress the occurrence of a reading and a writing error in a magnetic recorder due to the difference between a reference clock of a synchronizing signal and a clock of a data pattern.例文帳に追加

同期信号の基準クロックとデータパターンのクロックの差に起因する磁気記録装置における読み書きエラーの発生を抑制する。 - 特許庁

To provide a data rate conversion circuit capable of converting a data rate without being influenced by the timing of input and output clock signals and without generating an error in output data.例文帳に追加

入力側と出力側のクロック信号のタイミングに影響されず、出力データに誤りを生じないデータ速度変換回路を提供する。 - 特許庁

This clock reproducing device has a phase locked loop for receiving a transmitted data signal and generating an output clock signal, and a frequency detection circuit 10 for receiving output clock and reference clock and generating a frequency error signal, and adds the frequency error signal to the phase error signal of the phase locked loop when the frequency error signal is large.例文帳に追加

伝送されたデータ信号を受信し、出力クロック信号を生成する位相ロックループと、前記出力クロックおよび基準クロックをを受信し周波数誤差信号を生成する周波数検出回路１１０を有し、周波数誤差信号が大きい場合は前記位相ロックループの位相誤差信号に周波数誤差信号を加算する。 - 特許庁

To provide a recorder that can easily generate a synchronizing clock and does not cause increase in a data error rate after decoding.例文帳に追加

同期クロック生成が容易になり、復号後のデータ誤り率の増大を招かない記録装置を提供する。 - 特許庁

To provide a data processor for a card host easily solving an access error caused by propagation delay of a clock signal and data.例文帳に追加

クロック信号及びデータの伝播遅延に起因するアクセスエラーを解消することが容易なカードホスト用のデータプロセッサを提供する。 - 特許庁

To realize a PLL circuit that can reduce a phase error of a generated clock signal and decrease a bit error rate BER considerably at reproduction of data.例文帳に追加

生成したクロック信号の位相誤差を低減でき、データ再生におけるビット誤り率ＢＥＲを大幅に低減できるＰＬＬ回路を実現する。 - 特許庁

A data error during transfer can be prevented by synchronizing a data word TWB_DATA stored in the register element 20 with a clock signal SYS_CLK of the second clock input part 4.例文帳に追加

レジスタ素子２０に格納されるデータワードＴＷＢ＿ＤＡＴＡが第２クロック入力部４のクロック信号ＳＹＳ＿ＣＬＫに同期していることにより、転送中のデータエラーを防止できる。 - 特許庁

When an reception error is detected by an error detector 623 by a delay or the like of the operation, the clock-supply controller 621 continues the supply of the clock signal RCK_-in for reception of retransmission data.例文帳に追加

この作動の遅延等により、エラー検知部６２３により受信エラーが検知されると、クロック供給制御部６２１はクロック信号ＲＣＫ＿ｉｎの供給を継続して再送データを受信させる。 - 特許庁

To provide a symbol position detecting device capable of establishing less-error clock synchronism with a data transmitting device side.例文帳に追加

データ送信装置側と誤差の少ないクロック同期を確立することが可能なシンボル位置検出装置を提供すること。 - 特許庁

To provide a sampling conversion device capable of sampling-converting input data and outputting the resulting data, so as to be in synchronism with the clock that has a frequency different from that of an input clock, and reducing the error of output sample data.例文帳に追加

入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。 - 特許庁

To allow the IP terminal to discard excess data or insert deficient data on the occurrence of surplus or deficiency of data resulting from an error in a clock speed.例文帳に追加

クロック速度の誤差に起因したデータの余りや不足が生じた場合、受信側のＩＰ端末装置が、余り分の廃棄又は不足分の挿入を行っている。 - 特許庁

When an error rate calculated on the basis of the number of data errors counted by a data error count section 207 exceeds a threshold, an apparatus control card 208 instructs a switch card clock generating section 205 to reduce the clock frequency distributed in the apparatus.例文帳に追加

データエラーカウント部２０７でカウントしたデータエラー数に基づき算出したエラーレートが、ある閾値を超えた場合には、装置制御カード２０８はスイッチカードクロック発生部２０５に対し、装置内に分配するクロック周波数を低下させる指示を行う。 - 特許庁

A calculation section 30 calculates a setting value of the error rate set by the user to obtain the number of clocks to attach the error to the data with intervals of a prescribed clock and an error at the arithmetic operation.例文帳に追加

計算部３０は、ユーザにより設定されたエラーレートの設定値に対して演算を行い、データに対して一定のクロック間隔でエラーを付加するためのクロック数及び演算時の誤差を求める。 - 特許庁

To correct a measuring error between a clock for a system operation having an oscillation frequency higher than that of time information and a time data in the present prepared in an RTC (real time clock).例文帳に追加

時刻情報よりも高い発振周波数のシステム動作用クロックとＲＴＣ（リアルタイムクロック）で作成される現在時刻データとの計測誤差を補正する。 - 特許庁

A phase error detection section 4 calculates the phase error between the regenerated data and the regenerated clock, a feedback amount calculation section 6 obtains a feedback amount in proportion to the phase error, and a clock generating section 2 uses the feedback amount to correct sum data outputted from a center frequency calculation section 8 and accumulates the sum after the correction to generate the recovery clock.例文帳に追加

位相誤差検出部４にて、受信データと再生クロックとの位相誤差を演算し、帰還量計算部６にて、その位相誤差に比例した帰還量を求め、クロック発生部２にて、その帰還量を用いて、中心周波数計算部８が出力してくる加算データを補正し、その補正後の加算値を累積加算することで、再生クロックを生成する。 - 特許庁

To provide a packet switching apparatus for reducing a data error caused in its high-speed signal interface by changing a clock frequency inside the apparatus on the basis of an error rate of main signal data.例文帳に追加

主信号データのエラーレートに基づき装置内部クロック周波数を変化させることにより、装置内の高速信号インタフェースにおけるデータエラーを低減させるパケット交換装置を提供する。 - 特許庁

In the case of reproduction, a reproduction circuit 9 applies waveform equalization to input reproduction data and recovers a data clock, a channel decoder 10 conduct recording demodulation processing and an error correction circuit 11 conducts error correction processing.例文帳に追加

再生時は、入力再生データを再生回路９で波形等化とデータクロックの再生を行い、チャネルデコーダ１０で記録復調処理を施し、誤り訂正回路１１で誤り訂正処理を施す。 - 特許庁

To supervise phase relation of a clock and data, and automatically try to dissolve an error by a simple circuit composition and low consumption power.例文帳に追加

簡易な回路構成かつ低消費電力でクロックとデータの位相関係を監視し、エラーの解消を自動的に試行させること。 - 特許庁

A phase detector 210 compares a synchronous clock signal with a phase of serial data and outputs a phase error signal corresponding to a comparison result.例文帳に追加

位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁

To provide a method and a device for clock switching, which can switch the clock without any data error.例文帳に追加

本発明はクロック切替え方法及びクロック切替え装置に関し、データエラー無しにクロック切り替えを行なうことができるクロック切替え方法及びクロック切替え装置を提供することを目的としている。 - 特許庁

To prevent the occurrence of a data transmission error without the requirement of a clock line and an increase in hardware, when data is serially transmitted between electronic devices.例文帳に追加

電子機器間でシリアルでデータを伝送する場合に、クロック線を設ける必要がないと共に、ハードウェアが増大せず、データの伝送誤りが生じないようにする。 - 特許庁

When an error detection section 133 provided to a station 100 detects an error in data received first from an electronic clock main body 201 in the case that the data of the electronic clock main body 201 are transferred to a PC via the station 100, a control section 132 of the station 100 stops relay processing.例文帳に追加

ステーション１００を介して電子時計本体２０１のデータをＰＣに転送する際、ステーション１００に設けたエラー検出部１３３が最初に電子時計本体２０１から受信したデータにエラーを検出すると、ステーション１００の制御部１３２は、中継処理を停止する。 - 特許庁

A clock reproduction loop is composed by using a phase comparator 3 which generates a phase error signal at a rising edge of a reproduction clock signal CLOCK, and a synchronization circuit 8 which performs a data latch operation in synchronization with a falling edge of the reproduction clock signal CLOCK is provided at a preceding stage of the digital signal processing circuit.例文帳に追加

再生クロック信号ＣＬＯＣＫの立ち上がりエッジで位相誤差信号を生成する位相比較器３を用いてクロック再生ループを構成し、再生クロック信号ＣＬＯＣＫの立ち下がりエッジに同期してデータラッチ動作を行う同期化回路８をデジタル信号処理回路の前段に設ける。 - 特許庁

The method and the device employed for the detection of a phase error between the edge of an input data signal and the edge of a clock signal are disclosed.例文帳に追加

入力データ信号のエッジとクロック信号のエッジとの間の位相誤差を検出するために使用される方法及び装置を開示する。 - 特許庁

When the code error rate measuring apparatus 10 conducts a code error rate measurement test of an object 13 to be measured, the error detector 12 outputs the control signal on the basis of a result of bit error detection and automatically adjusts the amplitude of the test data signal, an offset voltage, and a phase relation between the test data signal and the clock signal.例文帳に追加

符号誤り率測定装置１０は、被測定物１３の符号誤り率測定試験に際して、エラー検出器１２は、ビットエラーの検出結果に基づいた制御信号を出力し、テストデータ信号の振幅及びオフセット電圧、並びに、テストデータ信号とクロック信号との位相関係を自動調整する。 - 特許庁

Based on the measured reproduction time and a mathematical reproduction time (a theoretical value) corresponding to the amount of reproduced sound data, a relative error is calculated to the clock for sound of the clock 11 for images.例文帳に追加

計測した再生時間と、再生した音声データのデータ量に応じた計算上の再生時間（理論値）とに基づき、画像用クロック１１の音声用クロックに対する相対誤差を演算する。 - 特許庁

To provide a code error rate measurement apparatus and a code error rate measurement method for automatically setting a clock phase and a data threshold voltage to a center of an opening of an eye pattern at high speed with high accuracy.例文帳に追加

クロック位相とデータ閾値電圧を高速かつ高精度でアイパターンの開口部中心に自動設定できる符号誤り率測定装置および符号誤り率測定方法を提供すること。 - 特許庁

Changing the bus width of a data line to 1-bit allows reducing clock noise and drastically reducing the occurrence possibility of the second communication error.例文帳に追加

データ線のバス幅を１ビットに変更することによって、クロックノイズが低減し、２回目に通信エラーが発生する確率を大幅に低減することができる。 - 特許庁

To provide a receiver circuit capable of suppressing restoration error of data, when deviations are generated in duty ratio of a sampling clock signal.例文帳に追加

サンプリングクロック信号のデューティ比にずれが生じたときのデータの復元誤差を抑制することができる受信回路を提供することを課題とする。 - 特許庁

A test data signal and the clock signal outputted from a pulse pattern generator 11 can be adjusted on the basis of a control signal from an error detector 12.例文帳に追加

パルスパターン発生器１１が出力するテストデータ信号とクロック信号とは、エラー検出器１２からの制御信号に基づいて調整可能である。 - 特許庁

To provide a data transmitter capable of generating a fetching clock, with which an artificial error caused by the manual selection of an operator can be surely prevented.例文帳に追加

オペレータが手動により選択することによる人為的なミスが確実に防止できる取込クロックを生成可能なデータ伝送装置を提供する。 - 特許庁

To prevent deterioration in error rate of demodulated data even though a system clock deviates from a desired frequency under a situation in which automatic frequency control is not used.例文帳に追加

自動周波数制御を用いない状況下で、システムクロックが期待周波数からズレていても、復調データの誤り率の劣化を防止するようにする。 - 特許庁

To realize a communication device, by which a receive-data error is not generated without being subject to an effect by clock delay by the length of a transmission line and the value of a bit rate.例文帳に追加

伝送路の長短によるクロック遅延やビットレートの高低による影響を受けずに受信データ誤りを生じさせない通信装置を実現する。 - 特許庁

A phase detector 210 compares a synchronous clock from a phase interpolator 270 with a phase of a serial data and outputs a phase error signal corresponding to a comparison result.例文帳に追加

位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。 - 特許庁

This signal comparison system 20 decides whether or not an error can take place at the time of sampling of a data signal 54 by that the data signal 54 comes close to the transition of its clock signal 12 and transits.例文帳に追加

信号比較システム(20)は、データ信号(54)がそのクロック信号(12)の遷移に近接して遷移し、それによってデータ信号(54)のサンプリングにおいてエラーが起こりうるか否かを判断する。 - 特許庁

An error detection section 25A detects the word delimiter data included in the data S21 for detection of occurrence of a synchronization defect between the received serial data and the reproduce clock sign in the case that position data denoting the detection position are dissident as to two word delimiter data with the same data stream inbetween.例文帳に追加

エラー検出部２５Ａにおいて、データＳ２１に含まれるワード区切りデータが検出され、この検出位置を示す位置データが同一のデータ列を挟む２つのワード区切りデータについて一致しない場合に、受信シリアルデータと再生クロック信号とが同期不良を起こしていることを検出する。 - 特許庁

When this periodic error exceeds the prescribed value, the clock frequency of the output of the PLL 24 is controlled by a frequency control circuit 28, then the reproduced data frequency is pulled in by the PLL 24 to generate the synchronizing clock.例文帳に追加

この周期誤差が所定の値を越えた時、周波数制御回路２８は前記ＰＬＬ２４出力のクロック周波数を制御し、ＰＬＬ２４は再生データ周波数を引き込み同期クロックを発生する。 - 特許庁

To provide a duty cycle correction circuit that is capable of exchanging data on both edges of rise and fall of the clock by correcting duty error of the input clock signal by using a multi phase signal generator.例文帳に追加

入力クロック信号のデューティーエラーをマルチ位相信号発生器を利用して補正させることにより、クロックのライジング及びフォーリングの両エッジでデータを取り交わすことができるデューティーサイクル補正回路を提供する。 - 特許庁

Since the buffer 816 can read all the interleaved data in one clock cycle, a data rearrangement circuit or the like to store the data to the buffer is not required and a bit number for the error position information of the user data can be decreased.例文帳に追加

これにより、バッファ８１６は、１クロックサイクルで全インタリーブのデータを読み込むことができるため、データをバッファに格納するためのデータ並べ替え回路等が不要となり、かつ、ユーザデータ誤り位置情報のビット数を削減することができる。 - 特許庁

After a transfer error detection circuit 306 detects a transfer error that transfer data from a memory controller 170 to a recording modulation circuit 300 is delayed for a recording clock process, the number of transfer errors is counted in units of sync-frame in a transfer error count circuit 307.例文帳に追加

メモリコントローラ１７０から記録変調回路３００への転送データが記録クロック処理に間に合わない転送エラーを転送エラー検出回路３０６で検出した後、転送エラーカウント回路３０７にてシンクフレーム単位で転送エラー回数をカウントする。 - 特許庁

A sample clock timing error measuring part 4 calculates the error direction and the error amount of a sample point by comparing the received IQ signals when ideally receiving known transmission preamble data with the IQ signals output by the A/D converter 2, and sets a phase correction value for correcting the calculated error to a phase shifter 5.例文帳に追加

サンプルクロックタイミング誤差測定部４は、既知の送信プリアンブルデータを理想的に受信した場合の受信ＩＱ信号と、Ａ／Ｄ変換器２により出力されたＩＱ信号を比較しサンプル点の誤差方向及び誤差の量を算出し、位相シフタ５に算出した誤差を補正する位相補正値を設定する。 - 特許庁

To obtain a relay system capable of reducing transmission data amount about a synchronization signal, and suppressing an error of a reproduction clock due to use of a hardware circuit.例文帳に追加

同期信号に関する送信データ量を削減することができ、かつ、ハードウェア回路使用による再生クロックの誤差を抑制することのできる中継システムを得る。 - 特許庁