「delay verification」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The CPU performs first timing verification in consideration of delay variation corresponding to the amount of power source voltage decline for the timing verification.例文帳に追加

ＣＰＵは、タイミング検証用の電源電圧降下量に対応する遅延変動を考慮して第１タイミング検証を行う。 - 特許庁

Article 32-7 (1) A registered verification body shall, upon receipt of an application for verification, conduct a verification test without delay except when there are justifiable grounds not to do so. 例文帳に追加

第三十二条の七　登録検定機関は、検定の申請があつたときは、正当な理由がある場合を除き、遅滞なく、検定を行わなければならない。 - 日本法令外国語訳データベースシステム

A delay control circuit 5 generates a delay signal obtained by delaying the input signal 3 by the delay amount measured in the delay amount measuring circuit during operation verification of the D type F/F 10.例文帳に追加

遅延制御回路５は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、入力信号３を遅延量測定回路６が測定した遅延量だけ遅延させた遅延信号を生成する。 - 特許庁

To exclude factors causing an unneeded delay in logic verification of a logic circuit.例文帳に追加

論理回路の論理検証において、不要な遅延を生じさせる要因を排除する。 - 特許庁

To provide a timing verification device which accurately performs timing verification even in the case that the delay time of signals in an actual device is different from the delay time in logical simulation.例文帳に追加

実デバイスにおける信号の遅延時間が論理シミュレーションにおける遅延時間と異なる場合でも、タイミング検証を正確に行なうことが可能なタイミング検証装置を提供すること。 - 特許庁

A delay is corrected only as to generation of delay deviation in the second delay correction step 7, when a difference is found with respect to the delay fluctuation predicted by the second timing verification step 6.例文帳に追加

さらに、第２タイミング検証ステップ６にて先に予測した遅延変動との差があるときには、遅延違反を起こしたところについてのみ、第２遅延修正ステップ７にて遅延修正を行なう。 - 特許庁

Thereby an excess area for delay circuits can be eliminated and a clock signal line causing a delay does not span trees, thus facilitating delay calculation and layout verification.例文帳に追加

このため、遅延回路のための余分な面積が不要となり、遅延させるクロック信号線が階層にまたがらないため、遅延計算，レイアウト検証が容易になる。 - 特許庁

The delay added RTL generation section 2 generates an RTL description which is added a delay value calculated by the delay operation part 1 to the verification object circuit (RTL) 5.例文帳に追加

遅延付加ＲＴＬ生成部２は、遅延演算部１により演算された遅延値を検証対象回路（ＲＴＬ）５に対して付加したＲＴＬ記述を生成する。 - 特許庁

LOGIC NET LIST SUPPORTING MULTI POWER-SUPPLY, DELAY INFORMATION EXTRACTING METHOD AND LOGIC TIMING VERIFICATION METHOD例文帳に追加

多電源対応論理ネットリスト、遅延情報抽出方法および論理タイミング検証方法 - 特許庁

To provide a timing verification method which can perform timing guarantee for all ranges by verification of two corner conditions even if delay of a cell changes nonlinearly to a delay variation factor.例文帳に追加

セルのディレイがディレイ変動要素に対して非線形に変化する場合であっても、２つのコーナー条件の検証で全範囲のタイミング保証を行うことのできるタイミング検証方法を提供する。 - 特許庁

To highly precisely perform timing verification by increasing the calculating precision of cell delay and wiring delay changing according to a local temperature difference.例文帳に追加

局所的温度差によって変化するセル遅延および配線遅延の計算精度を高めてタイミング検証を高精度に行えるようにする。 - 特許庁

The duplication circuit part 12 starts operation by a prescribed number of delay instructions behind as compared to the verification target circuit part 11, based on the control of an execution start delay part 14.例文帳に追加

複製回路部１２は、実行開始遅延部１４の制御により、検証対象回路部１１より所定の遅延命令数遅れて動作を開始する。 - 特許庁

A delay amount measuring circuit 6 measures a delay amount of the input signal 3 due to the logic circuit 4, before operation verification of the D type F/F 10.例文帳に追加

遅延量測定回路６は、論理回路４により生じる入力信号３の遅延量を、Ｄ型Ｆ／Ｆ１０の動作検証前に測定する。 - 特許庁

The delay time of the verification section is calculated by using a delay time MIN table 11 prepared at the minimum temperature in an operation guarantee range at first (step S11).例文帳に追加

まず、検証区間の遅延時間を、動作保証範囲内の最低温度で作成された遅延時間ＭＩＮテーブル１１を用いて計算する（ステップＳ１１）。 - 特許庁

Then the delay time of the verification section is calculated by using a delay time MIN table 12 prepared at the maximum temperature in the operation guarantee range (step S12).例文帳に追加

次いで、検証区間の遅延時間を、動作保証範囲内の最高温度で作成された遅延時間ＭＩＮテーブル１２を用いて計算する（ステップＳ１２）。 - 特許庁

The 1st logic verification result of the 1st module 14 based upon the definition of the 1st delay state is outputted and the 2nd logic verification result of the 1st module 14 based upon the definition of the 2nd delay state is outputted.例文帳に追加

第１遅延状態の定義に基づく第１モジュール１４の第１論理検証結果を出力し、第２遅延状態の定義に基づく第１モジュール１４の第２論理検証結果を出力する。 - 特許庁

To provide a failure detection circuit capable of detecting a delay failure accurately without using a high-precision verification device.例文帳に追加

高精度な検証装置を用いずに、精度良く遅延故障を検出できる故障検出回路を提供する。 - 特許庁

To provide a platform integrity verification system capable of performing integrity verification of a platform by trusted boot without causing a delay of system startup time.例文帳に追加

システムの起動時間の遅延を引き起こすことなく、トラステッドブートによりプラットフォームの完全性検証を行えるようにしたプラットフォーム完全性検証システムを提供する。 - 特許庁

Delay calculation of a LSI is performed while reading a layout data 201 of the LSI as a target of verification and a delay library 202 including arranged directions of respective cells in a group of cells organizing the LSI as a target of verification.例文帳に追加

ＬＳＩの遅延計算には、検証の対象であるＬＳＩのレイアウトデータ２０１と、検証の対象であるＬＳＩを構成するセル群における各セルの配置方向を含めた遅延ライブラリ２０２を読み込みながら行なう。 - 特許庁

Then whether the delay time of the verification section satisfies the prescribed timing restriction or not is verified by using the shorter delay time out of the delay time calculated in the step S11 and the delay time calculated in the step S12 (step S13).例文帳に追加

ステップＳ１１で計算された遅延時間と、ステップＳ１２で計算された遅延時間のうち、遅延時間が短い方の遅延時間を用いて、検証区間の遅延時間が、所定のタイミング制約を満たすか否か検証する（ステップＳ１３）。 - 特許庁

Thus, even in the case that the delay time of the signals in the actual device is different from the delay time in the logical simulation, the timing verification is accurately performed.例文帳に追加

したがって、実デバイスにおける信号の遅延時間が論理シミュレーションにおける遅延時間と異なる場合でも、タイミング検証を正確に行なうことが可能となる。 - 特許庁

To provide a timing verification device allowing reduction of an estimation error of a signal propagation delay time inside a cell.例文帳に追加

セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能なタイミング検証装置を提供すること。 - 特許庁

To provide an operation timing verification device capable of performing a clock skew calculation in consideration of a clock delay time inside a macro.例文帳に追加

マクロ内部でのクロック遅延時間を考慮したクロックスキュー計算が可能な動作タイミング検証装置を提供する。 - 特許庁

statistical timing verification and delay fault detection by formal signal interaction modeling in a multi-level timing simulator 例文帳に追加

マルチレベル・タイミング・シミュレータにおける形式的信号相互作用モデリングによる統計的タイミング検証と遅れ障害検出 - コンピューター用語辞典

To provide a failure verification device verifying a test pattern related to a fault caused by a delay and shortening the time required for a fault verification.例文帳に追加

遅延が原因となる故障に関してテストパターンを検証することができると共に、故障検証に要する時間を短縮化することができる故障検証装置を提供する。 - 特許庁

Through output load verification processing 24 for feedback delay, an error is decided when it is larger than the output CDmax.例文帳に追加

次に、フィードバック遅延に対する出力負荷検証処理２４において、出力ＣＤｍａｘより大であるときにエラーとする。 - 特許庁

The arithmetic section 3 reads the delay corresponding to the calculated number of fan-outs and length of wiring from the delay table 13 and performs verification as to whether or not the cell layout satisfies setup time.例文帳に追加

演算部３は、算出したファンアウト数及び配線の長さに対応する遅延を遅延テーブル１３から読み出し、セルレイアウトがセットアップタイムを満たすか否かの検証を行う。 - 特許庁

A delay operation part 1 refers to the timing constraint 4, calculates path delay to be added among all storage elements in the verification object circuit (RTL) 5 described by HDL and outputs a mathematical operation result to a delay added RTL generation section 2.例文帳に追加

遅延演算部１は、タイミング制約４を参照して、ＨＤＬで記述された検証対象回路（ＲＴＬ）５におけるすべての記憶素子間に付加すべきパス遅延を演算し、演算結果を遅延付加ＲＴＬ生成部２へ出力する。 - 特許庁

A circuit simulation device 10 includes: a delay time verifying part 252 for calculating a delay time T_d under a prescribed environmental condition concerning static timing verification with respect to a logical circuit 100 after layout, and performing hold verification; and a layout correcting part 253.例文帳に追加

本発明による回路シミュレーション装置１０は、レイアウト後の論理回路１００に対する静的タイミング検証において、所定の環境条件下における遅延時間Ｔ_ｄを計算し、ホールド検証を実行する遅延時間検証部２５２と、レイアウト修正部２５３とを具備する。 - 特許庁

A comparison circuit 11 compares an output from the D type F/F which has received, as an input, the delay signal generated by the delay control circuit 5 during operation verification of the D type F/F 10, with an expected value to perform operation verification of the D type F/F 10.例文帳に追加

比較回路１１は、Ｄ型Ｆ／Ｆ１０の動作検証の際に、遅延制御回路５が生成した遅延信号をＤ型Ｆ／Ｆ１０の入力とした場合のＤ型Ｆ／Ｆ１０からの出力と、期待値と、を比較してＤ型Ｆ／Ｆ１０の動作検証を行う。 - 特許庁

To provide a delay time verification method capable of verifying whether delay time in a section to be verified satisfies prescribed timing restriction or not even when the reverse phenomenon of a temperature characteristic appears.例文帳に追加

温度特性の逆転現象が現れる場合でも、検証対象区間の遅延時間が、所定のタイミング制約を満たすか否かを検証することができる遅延時間検証方法を提供する。 - 特許庁

The multi-cycle path verification method is provided, which has a delay data generation step for generating delay data on the basis of the number of multi-cycles of a circuit having a multi-cycle path (116), and a first simulation step for performing timing verification by giving the generated delay data to the data of the multi-cycle path and performing simulation (110).例文帳に追加

マルチサイクルパスを有する回路のマルチサイクル数を基に遅延データを生成する遅延データ生成ステップ（１１６）と、前記生成された遅延データをマルチサイクルパスのデータに付与してシミュレーションを行うことによりタイミング検証を行う第１のシミュレーションステップ（１１０）とを有することを特徴とするマルチサイクルパス検証方法が提供される。 - 特許庁

To materialize efficient timing verification by adjustment processing wherein a buffer cell for delay adjustment is virtually inserted in case of a timing error.例文帳に追加

タイミングエラーがあった場合、仮想的に遅延調整用のバッファセルを差し込むと言う調整処理により、効率的なタイミング検証を実現する。 - 特許庁

To prevent the erroneous trying of program verification operation and the like and the reduction of the speed of a flash memory device when program verification operation and the like are performed after delay previously set, in an execution method of program verification operation and erasion verification operation, a control circuit for a detecting time, and a flash memory device.例文帳に追加

プログラム検証動作および消去検証動作の実施方法、検出時間制御回路およびフラッシュメモリデバイスに関し、予め設定された遅延後にプログラム検証動作等を実施する場合に、プログラム検証動作等が誤って試行されたりフラッシュメモリデバイスの速度が低下したりするのを防止することを目的とする。 - 特許庁

The netlist of the trial netlist and layout information in the case of initial layout and the delay value in the real load delay verification are applied so that it is possible to detect delay deterioration due to the changes of the number of steps, and the possibility of the delay deterioration due to the change of the path length in the stage of the initial layout of the evaluation target netlist.例文帳に追加

試行ネットリストのネットリストと初期配置時の配置情報と実負荷遅延検証での遅延値とを与えることにより、評価対象ネットリストの初期配置を行った段階で、段数変化による遅延劣化を検出でき、パス長変化による遅延劣化の可能性も検出できる。 - 特許庁

To solve the following problem of hold time verification between registers: variation of a clock delay time is set as a design margin from a statistical delay error of simulation and an actual device, and clock delay becomes large to increase the design margin or design man-hours, and a chip size.例文帳に追加

レジスタ間のホールドタイム検証において、クロック遅延時間のばらつきをシミュレーションと実デバイスとの統計的な遅延誤差から設計マージンとして設定しているが、クロック遅延が大きくなり、設計マージンや設計工数及びチップサイズが増大するのを解決する。 - 特許庁

The verification support apparatus 101 outputs the computed time d1 as the delay time that occurs for the packet P3, consequent to the skipping of the packet P3.例文帳に追加

そして、検証支援装置１０１は、算出された時間ｄ１を、パケットＰ３がスキップされたことで発生したパケットＰ３の遅延時間として出力する。 - 特許庁

A timing constraint 4 defined by a designer, a verification object circuit (RTL) 5 and a testbench 6 are given to a delay added RTL logic simulator.例文帳に追加

遅延付加ＲＴＬ論理シミュレータに対して、設計者により定義されたタイミング制約４、検証対象回路（ＲＴＬ）５、テストベンチ６が与えられる。 - 特許庁

To decrease pseudo timing violation at the time of timing verification by reducing the error between the circuit simulation result and cell delay information for logic simulation.例文帳に追加

回路シミュレーション結果と論理シミュレーション用のセル遅延情報との誤差を小さくすることにより、タイミング検証時における擬似タイミング違反を減少させる。 - 特許庁

Delay coefficients for timing verification are obtained for each of the transmission side region and the reception side region based on the fluctuating width of the voltage (step S2).例文帳に追加

その電圧の変動幅に基づいて、送信側領域および受信側領域のそれぞれについてタイミング検証用の遅延係数を求める（ステップＳ２）。 - 特許庁

To solve a problem that much time is required up to the start of timing verification in a circle delay after the end of arrangement/wiring because the execution of LVS and the collation of a net list with a layout pattern are required for delay calculation.例文帳に追加

遅延計算を行なうためにはLVSを実行してネットリストとレイアウトパターンの照合が必要なため、配置配線が終ってから実は緯線遅延でのタイミング検証を始めるまでに非常に時間が掛かっている。 - 特許庁

To obtain a logic verifying device with a path delay inspecting function added thereto and a logic verifying method for efficiently generating a logic verification pattern only by specifying a critical path found from a timing verification result.例文帳に追加

タイミング検証結果よりわかったクリティカルパスの指定を行うことだけで、論理検証パターンを効率よく作成することのできるパス遅延検査機能付加論理検証装置及び論理検証方法を得ることを目的とする。 - 特許庁

To provide a logic verification device allowing correct logic operation even if data of transfer cycle delay are present between FPGAs (Field Programmable Gate Arrays) when mounting large-scale logic in the plurality of FPGAs and performing verification at high speed.例文帳に追加

大規模な論理を複数のＦＰＧＡに搭載して、高速に検証をおこなう場合において、ＦＰＧＡ間に転送サイクル遅れのデータが存在しても、正しい論理動作を実現できる論理検証装置を提供する。 - 特許庁

A delay fluctuation predicting step 2 is provided preliminarily to predict the delay fluctuation accompanied to change for all the wiring patterns before the wiring pattern is changed, the timing fixing is carried out in the first timing verification step 3 and the first delay correction step 4, based on the delay information obtained therein, and the wiring density is uniformized thereafter in a wiring pattern changing step 5.例文帳に追加

配線パターン変更前に、予め全配線パターンの変更に伴う遅延変動を予測する遅延変動予測ステップ２を備えておき、そこで得られた遅延情報を基に第１タイミング検証ステップ３及び第１遅延修正ステップ４にてタイミングフィックスを行なっておき、その後に、配線パターン変更ステップ５にて配線密度の均一化を行なう。 - 特許庁

When the position server uses the delay time of the response from the position module to verify a distance, the position server includes a processing time for the opposite party authentication in the range of a measuring time for distance verification and simultaneously executes the opposite party authentication and distance verification.例文帳に追加

位置サーバは、位置モジュールからの応答の遅延時間を利用して距離検証を行う際に、相手認証のための処理時間を距離検証のための計測時間の範囲に含めて、相手認証と距離検証を同時に実施する。 - 特許庁