「dummy pattern」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In a semiconductor substrate 104, a wiring pattern 102 and a dummy pattern 106 are laid out.例文帳に追加

半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。 - 特許庁

An inter-gate dielectric layer pattern is interposed between the control gate pattern and the floating gate pattern and a dummy dielectric film pattern is interposed between the selective gate pattern and the lower gate pattern.例文帳に追加

制御ゲートパターンと浮遊ゲートパターンとの間にゲート層間誘電膜パターンが介在され、選択ゲートパターンと下部ゲートパターンとの間にダミー誘電膜パターンが介在される。 - 特許庁

The semiconductor device which has the dummy pattern has a real dummy pattern W formed on the wiring layer to constitute circuit wiring and the dummy pattern D formed on the wiring layer to be used for the CMP method.例文帳に追加

本発明のダミーパターンを有する半導体装置は、配線層に形成され回路配線を構成する実パターンＷと、配線層に形成されＣＭＰ法に用いるダミーパターンＤとを備えている。 - 特許庁

In the dummy electrode pattern 35, plural curved forms of dummy patterns 35a are formed in parallel.例文帳に追加

ダミー電極パターン３５内には、複数の屈曲した形状のダミーパターン部３５ａが並列している。 - 特許庁

(Step S4) The pattern rule of the dummy pattern for every division region is changed as shown in a dummy pattern 4b of a division region enlarged view B of a layout pattern 1d so that the density becomes a desired value.例文帳に追加

密度が所望の値となるように、分割領域毎のダミーパターンのパターンルールを、レイアウトパターン１ｄの分割領域拡大図Ｂのダミーパターン４ｂに示すように変更する（ステップＳ４）。 - 特許庁

A semiconductor device comprises a wiring pattern 32a, a dummy pattern 32b, and a fuse 32c in which a first end is electrically connected to the wiring pattern and a second end is electrically connected to the dummy pattern.例文帳に追加

配線パターン３２ａと、ダミーパターン３２ｂと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズ３２ｃとを有している。 - 特許庁

A wiring pattern 12 and a dummy pattern 13 are formed on a substrate 11, and an interlayer insulating film 16 consisting of silicon oxide is formed on the substrate 11 in the state wherein the above-mentioned wiring pattern and dummy pattern are buried.例文帳に追加

基板１１上に配線パターン１２及びダミーパターン１３を形成し、これらを埋め込む状態で基板１１上に酸化シリコンからなる層間絶縁膜１６を形成する。 - 特許庁

A first dummy pattern DP_1 of relatively large area and a second dummy pattern DP_2 of relatively small area are arranged in a dummy area FA, to form the dummy pattern up to the vicinity of the boundary BL between a device forming area DA and the dummy area FA.例文帳に追加

相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。 - 特許庁

By arranging a first dummy pattern DP_1 having a relatively large area and a second dummy pattern DP_2 having a relatively small area in a dummy region FA, a dummy pattern can be arranged close to a boundary BL, between an element forming region DA and the dummy region FA.例文帳に追加

相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。 - 特許庁

The dummy layer of the semiconductor device comprises a semiconductor substrate 401, an element separation film 402 for composing a dummy active region 403 in the logic region on the semiconductor substrate 401, a first dummy pattern 404 formed on the element separation film 402, and a second dummy pattern 405a for surrounding the first dummy pattern 404.例文帳に追加

本発明による半導体素子のダミー層は、半導体基板(401)と、半導体基板(401)上のロジック領域に、ダミーアクティブ領域(403)を構成する素子分離膜(402)と、素子分離膜(402)上に形成された第１ダミーパターン(404)と、第１ダミーパターン(404)を包囲する第２ダミーパターン(405a)とを有する。 - 特許庁

Then layout of the dummy pattern is determined so that a value of each parameter calculated in consideration of the circuit pattern and a dummy circuit pattern which is formed corresponding to the dummy patterns when the dummy patterns are uniformly arranged within whole regions where dummy patterns can be arranged, satisfies the standard.例文帳に追加

その後、ダミーパターン配置可能領域の全体にダミーパターンが一様に配置されたとしたときに、ダミーパターンと対応して形成されるダミー回路パターンと回路パターンとを考慮して算出された各パラメータの値が規格を満たすようにダミーパターンのレイアウトを決定する。 - 特許庁

By the method for forming the dummy layer of the semiconductor device, the element separation film 402 for composing the dummy active region 403 is formed in the logic region on the semiconductor substrate 401, the first dummy pattern 404 is formed on the element separation film 402, and the second dummy pattern 405a for surrounding the first dummy pattern 404 is formed.例文帳に追加

本発明による半導体素子のダミー層形成方法によれば、半導体基板(401)上のロジック領域に、ダミーアクティブ領域(403)を構成する素子分離膜(402)を形成し、素子分離膜(402)上に第１ダミーパターン(404)を形成し、第１ダミーパターン(404)を包囲する第２ダミーパターン(405a)を形成する。 - 特許庁

A dummy pattern can be arranged to the vicinity of a boundary BL of an element-forming region DA and a dummy region FA, by arranging a first dummy pattern DP_1 having large area relatively and a second dummy pattern DP_2, having small area relatively at the dummy region FA.例文帳に追加

相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。 - 特許庁

The dummy pattern 20 whose size is reduced is then located (step A5).例文帳に追加

次に、サイズを縮小したダミーパターン２０を配置する（ステップＡ５）。 - 特許庁

To accurately and easily inspect the dummy pattern of a viewing angle control panel.例文帳に追加

視野角制御パネルのダミーパターンを正確且つ容易に検査する。 - 特許庁

To improve depression effect of dishing in use of a dummy slot pattern.例文帳に追加

ダミースロットパターン使用時のディッシングの抑制効果を向上させる。 - 特許庁

In this case, the small-area dummy pattern Ds2 of the upper layer is formed with a shift by a half pitch, with respect to the small area dummy pattern of the lower layer.例文帳に追加

このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。 - 特許庁

A mesh type (hole type) dummy pattern is used as the wiring system dummy pattern, and the area ratio and the peripheral length which are necessary in small area are maintained.例文帳に追加

配線系ダミーパターンとしてメッシュ型（ホール型）ダミーパターンを使用し、小面積で必要な面積率、周辺長を維持する。 - 特許庁

At that time, the small square dummy pattern Ds2 in the higher layer is shifted a half pitch with respect to the small square dummy pattern Ds in the lower layer.例文帳に追加

このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンＤｓに対してハーフピッチシフトさせて形成する。 - 特許庁

METHOD FOR PLACING DUMMY PATTERN, SEMICONDUCTOR DESIGN APPARATUS, AND SEMICONDUCTOR DEVICE例文帳に追加

ダミーパターンの配置方法、半導体設計装置及び半導体装置 - 特許庁

The method for designing a mask includes steps of: defining a chip region; reducing the chip region to form a parent dummy pattern; forming a mesh dummy pattern; and forming offspring dummy patterns 150, 230 by removing portions of the parent dummy pattern and the mesh dummy pattern where they overlap each other.例文帳に追加

マスクの設計方法は、チップ領域を定義するステップと、前記チップ領域を縮小して母ダミーパターンを形成するステップと、メッシュ（Ｍｅｓｈ）ダミーパターンを形成するステップと、前記母ダミーパターンと前記マッシュダミーパターンとの重なる部分を除去して子ダミーパターン１５０，２３０を形成するステップと、を含む。 - 特許庁

To provide a semiconductor integrated circuit capable of preventing a dummy pattern from bending and preventing a part of the dummy pattern from missing even if a mechanical stress is applied to the dummy pattern during CMP processing and the pattern layout method thereof.例文帳に追加

ＣＭＰ処理においてダミーパターンに機械的ストレスが作用しても、ダミーパターンが折れ曲がったり、ダミーパターンの一部が欠落したりすることを抑制できる半導体集積回路およびそのパターンレイアウト方法を提供する。 - 特許庁

A dummy pattern forming region and a dummy pattern area are set according to the coverage of the device patterns so that the coverage of the pattern in an exposure region being the sum of the exposure regions of the device patterns and the dummy pattern is included in a prescribed range.例文帳に追加

この際、デバイスパターンとダミーパターンとを合わせた露光領域内のパターンの被覆率が所定の範囲内に収まるように、ダミーパターンの形成領域およびその面積をデバイスパターンの被覆率に応じた大きさに設定する。 - 特許庁

The wiring system first dummy pattern 2a of a first wiring layer, the wiring system second dummy pattern 4a of a second wiring layer, and the dummy pattern 5 of the contact hole which connects the first and the second dummy patterns, are arranged, so that working irregularity on a manufacturing process is reduced.例文帳に追加

また、第１配線層の配線系第１ダミーパターン２ａと、第２配線層の配線系第２ダミーパターン４ａと、第１及び第２ダミーパターンを接続するコンタクトホールのダミーパターン５を配置し、製造プロセス上での加工ばらつきを低減する。 - 特許庁

Dummy patterns that belong to one group of the second dummy pattern group are connected to dummy patterns that belong to one group of each of the first and third dummy pattern groups through vias respectively, and connected to first power supply wiring.例文帳に追加

第２のダミーパターン群の一のグループに属するダミーパターンは、第１および第３のダミーパターン群の一のグループに属するダミーパターンとそれぞれビアを介して接続され、第１の電源配線に接続される。 - 特許庁

The semiconductor element in an embodiment should contain: a first dummy pattern formed on a substrate; a second dummy pattern formed while overlapping to the first one; and a third dummy pattern formed so that the first dummy pattern is connected to the second one electrically.例文帳に追加

実施例による半導体素子は、基板上に形成された第１ダミーパターンと、前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンとを含むことを特徴とする。 - 特許庁

Two kinds of large and small dummy patterns 11 serving as a dummy active region is provided in an isolation region 10 wherein a large dummy pattern 11b is located at a position remote from a main pattern 9 and a small dummy pattern 11a is arranged regularly in a gap on the periphery of the main pattern 9.例文帳に追加

分離領域１０内に、ダミーのアクティブ領域となる大小２種のダミーパターン１１を設け、本番パターン９から遠方位置に大きなダミーパターン１１ｂを配置し、本番パターン９周辺にできた隙間に小さなダミーパターン１１ａを規則的に配列して配置する。 - 特許庁

The first pitch is smaller than the second pitch, the third pitch is smaller than the first pitch, the plane area of the first active dummy pattern 11 is smaller than that of the second active dummy pattern 11, and the plane area of the third active dummy pattern 11 is smaller than that of the first active dummy pattern 11.例文帳に追加

第一のピッチは第二のピッチより小さく、第三のピッチは第一のピッチより小さく、第一アクティブダミーパターン１１は第二アクティブダミーパターン１１よりも平面積が小さく、第三アクティブダミーパターン１１は第一アクティブダミーパターン１１よりも平面積が小さい。 - 特許庁

The dummy pattern regions 220 are formed along the outer circumference of the effective pattern region 210.例文帳に追加

ダミーパターン領域２２０は、実効パターン領域２１０の外周に沿って形成されている。 - 特許庁

Then a region in which dummy pattern can be arranged in the mask is determined based on the mask pattern layout.例文帳に追加

その後、マスクパターンレイアウトに基づき、マスクにおけるダミーパターン配置可能領域を決定する。 - 特許庁

A dummy gate pattern 4 is formed above an n well 1 in a semiconductor wafer and p^+ diffusion regions 2 and 3 are formed on both sides of the dummy gate pattern 4 with the pattern as an inhibition mask.例文帳に追加

半導体ウェハ中のｎウェル１の上方にダミーゲートパターン４を形成し，ダミーゲートパターン４を阻止マスクとしてその両側にｐ^+ 拡散領域２，３を形成する。 - 特許庁

According to the semiconductor integrated circuit, a wiring pattern 100, a large-sized first dummy pattern 400 close to the wiring pattern 100 in an idle region 200, and an annular dummy pattern 300 disposed as a shield between the wiring pattern 100 and the large-size first dummy pattern 400 close to the wiring pattern 100, are formed within one wiring layer.例文帳に追加

配線パターン１００と、空き領域２００内で配線パターン１００に近接する大規模な第１のダミーパターン４００と、配線パターン１００と配線パターンに近接する大規模な第１のダミーパターン４００との間に遮蔽物として配置されたリング状のダミーパターン３００とが一つの配線層内に形成される。 - 特許庁

The development-loading evaluation pattern includes a plurality of dummy pattern parts B, C having pattern density corresponding to an electron beam exposure amount, and size measurement pattern parts A, A' provided in the vicinity of the dummy pattern parts.例文帳に追加

電子線露光量に対応したパターン密度を有する複数個のダミーパターン部Ｂ、Ｃと、ダミーパターン部に近接して設けられた寸法測定パターン部Ａ、Ａ´と、を備えたことを特徴とする現像ローディング評価パターン。 - 特許庁

To dispose a dummy pattern in the proximity of a pattern to be transferred while keeping light shielding property around the pattern to be transferred.例文帳に追加

転写対象パターンの周囲の遮光性を確保しつつ、転写対象パターンに近接させてダミーパターンを設ける。 - 特許庁

A meandering inductor pattern region 4 is provided to the conductor pattern 2 other than the dummy pattern regions 3a and 3b.例文帳に追加

そして、これらダミーパターン領域３ａ，３ｂ以外の導体パターン２に、蛇行状インダクタパターン領域４が形成される。 - 特許庁

The semiconductor device is provided with a semiconductor board 1, a first A/A dummy pattern 5a on the element separation area of the semiconductor board 1, and a second A/A dummy pattern 5b having a smaller pitch than the first A/A dummy pattern 5a.例文帳に追加

本発明の半導体装置は、半導体基板１と、半導体基板１の素子分離領域に、第１Ａ／Ａダミーパターン５ａと、第１Ａ／Ａダミーパターン５ａよりもピッチの小さい第２Ａ／Ａダミーパターン５ｂとを備える。 - 特許庁

The dummy conductor pattern 20 is disposed in the vicinity of the wiring 10.例文帳に追加

配線１０の近傍には、ダミー導体パターン２０が配置されている。 - 特許庁

INTEGRATED CHIP DUMMY TRENCH PATTERN FACILITATING DEVELOPMENT OF TRENCH ETCHING PROCESS例文帳に追加

トレンチ・エッチング・プロセスの開発を容易にする集積チップ・ダミ—・トレンチ・パタ—ン - 特許庁

In a plurality of the dummy pattern groups, density and scale or shape of the dummy patterns are different.例文帳に追加

そして、これらの複数のダミーパターン群は、ダミーパターンの密度、ダミーパターンの大きさ又はダミーパターン形状が異なる。 - 特許庁

At this etching time, etching processing of a dimple pattern 49 is carried out to the dummy electrode 46, whereby a plurality of dents are formed to the dummy electrode 46.例文帳に追加

このエッチングの際に、前記ダミー電極４６に対して、ディンプルパターン４９のエッチング処理を施す。 - 特許庁

The measuring unit 3 measures the distance between a dummy pattern and the other pattern based on the layout design data including an element pattern constituting the circuit element of a semiconductor device and a dummy pattern not constituting the circuit element.例文帳に追加

測定部３は、半導体装置の回路素子を構成する素子パターンと、回路素子を構成しないダミーパターンと、を含むレイアウト設計データに基づいて、ダミーパターンと他のパターンとの間隔を測定する。 - 特許庁

On the other hand, between the dummy patters 102 in each layer, a dummy plug 106 for bringing the dummy pattern 102 into conduction with a terminal at a predetermined potential is formed.例文帳に追加

一方、各層のダミーパターン１０２間には、ダミーパターン１０２を所定電位の端子に導通させるためのダミープラグ１０６が形成されている。 - 特許庁

Then a bent part J is provided to the dummy pattern so as to connect the dummy pattern 58D at 90°, and the acute angle part of its bending angle is set at 45 to 180°.例文帳に追加

そして、ダミーパターン５８Ｄを直角に接続するために、ダミーパターンに曲げ部Ｊを設け、その曲げ角度の鋭角部分を４５°〜１８０°にする。 - 特許庁

To solve at once both the problems of planarizing being difficult, when a dummy pattern is large and the data quantity increases taking much time, when the dummy pattern is small.例文帳に追加

ダミーパターンが大きい場合は、平坦化が困難であり、ダミーパターンが小さい場合は、データ量が多くなって時間がかかるという問題を同時に解決する。 - 特許庁

METHOD AND DEVICE FOR ARRANGING DUMMY PATTERN, PROGRAM, AND SEMICONDUCTOR DEVICE例文帳に追加

ダミーパターンの配置装置及びその配置方法、プログラム、並びに半導体装置 - 特許庁