「input output buffer」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

A clock phase change means selects at least either a clock phase to an output register means disposed before an output buffer means for sending output signals to the semiconductor storage device or a clock phase to an input register means disposed behind an input buffer means for receiving input data from the semiconductor storage device.例文帳に追加

そして、半導体記憶装置への出力信号を送出する出力バッファ手段の前段に設けられた出力側レジスタ手段へのクロック位相、及び、半導体記憶装置からの入力データを受信する入力バッファ手段の後段に設けられた入力側レジスタ手段へのクロック位相の少なくとも一方を、クロック位相変化手段によって選定させることを特徴とする。 - 特許庁

The data constitutions, start addresses, and number of blocks of first and second data transfer can be designated, and the input and output of data at a buffer memory side of the second data transfer is started when the input and output of data at the buffer memory side of the first data transfer is completed, and the other input and output is made executable as the consecutive one.例文帳に追加

第１及び第２のデータ転送のデータ構成、開始アドレス、ブロック数などを指定可能にし、第１のデータ転送のバッファメモリ側の入出力の完了時点で、第２のデータ転送のバッファメモリ側の入出力を開始し、他方の入出力は連続したものとして実行可能にする。 - 特許庁

The inner circuit 16 outputs an output signal via a bus drive circuit 15, an inner bus BLout, an output buffer 13 and output pads DQ0 to DQn on response to an input signal.例文帳に追加

内部回路１６は入力信号に応答してバスドライブ回路１５、内部バスBLout、出力バッファ１３、出力パッドDQ0〜DQnを介して出力信号を出力する。 - 特許庁

Buffer circuits 11, 12 adjust a leading time or trailing time with respect to input signals INP, INM, respectively, and output as a positive phase output signal OUTP and a negative phase output signal OUTM, respectively.例文帳に追加

バッファ回路１１、１２は、それぞれ入力信号ＩＮＰ、ＩＮＭに対して立ち上り時間または立ち下り時間を調整してそれぞれ正相出力信号ＯＵＴＰ、逆相出力信号ＯＵＴＭとして出力する。 - 特許庁

The output terminal of the first holding circuit part 2 is connected to the reference voltage input terminal 6 of the buffer amplifier circuit 1, and the output terminal of the second holding circuit part 3 is connected to a signal output terminal 9.例文帳に追加

第１のホールド回路部２の出力端子がバッファアンプ回路１の基準電圧入力端子６に接続され、第２のホールド回路部３の出力端子が信号出力端子９に接続される。 - 特許庁

Further, the node comprises a buffer monitoring part for monitoring the throughput of a plurality of output buffers built in the electrical processing part, and when the throughput of the output buffers exceeds a fixed value, monitoring input traffic to the output buffers.例文帳に追加

また、電気処理部に設けられた複数の出力バッファの処理量を監視し、出力バッファの処理量が一定値を超えた場合に、その出力バッファへの入力トラフィックを監視するバッファ監視部を有する。 - 特許庁

For example, a signal sent from an output buffer circuit 107 of a semiconductor chip 300_N is transmitted to an input buffer circuit 108 of a semiconductor chip 300_1 through a repeater buffer circuit 301 of each of semiconductor chips 300_2 to 300_N.例文帳に追加

例えば、半導体チップ３００_Ｎの出力バッファ回路１０７より送信された信号は、各半導体チップ３００_２〜３００_Ｎのリピータバッファ回路３０１を介して半導体チップ３００_１の入力バッファ回路１０８に伝送される。 - 特許庁

The video data stored in the input output interface buffer 11a are being read to a data read buffer 13a without interruption under the control of an execution control section 13 and expanded into a switch memory 12 from the data read buffer 13a.例文帳に追加

入出力インタフェースバッファ１１ａに格納されたビデオデータは、実行制御部１３による制御の下で、データ読込みバッファ１３ａへ間断なく読み込み続けられ、データ読込みバッファ１３ａからスイッチメモリ１２に展開される。 - 特許庁

The output buffer circuit includes selector circuits 1-3 in the pre-stage of the buffer, and is capable of selecting, by the selector logic, signals input into the buffer and inverts the data signal in the inverter, and adjusts the amount of pre-emphasis and the number of pre-emphasis taps by the select signal of the selector logic.例文帳に追加

バッファの前段にセクレタ回路1〜3を有し、インバータは、セレクタ論理によりバッファに入力する信号を選択可能で、データ信号を反転し、セレクタ論理のセレクト信号により、プリエンファシス量とプリエンファシスタップ数を調整する。 - 特許庁

A dedicated circuit 102 for encryption, decryption and message authentication and the second data buffer 102B are directly connected via a local bus 104 and connection destinations of input/output of the first data buffer 101B and the second data buffer 102B can be replaced.例文帳に追加

暗復号・メッセージ認証専用回路１０２と第２のデータバッファ１０２Ｂがローカルバス１０４を介して直接に接続され、第１のデータバッファ１０１Ｂと第２のデータバッファ１０２Ｂの入出力の接続先が入れ替え可能に構成されている。 - 特許庁

To prevent underflow, wherein an input to a buffer does not catch up with an output from the buffer, a transmit pointer is forced to wait at a current end-of-line symbol to transmit fill bits until there are at least two end-of-line symbols stored in the buffer.例文帳に追加

バッファへの入力がバッファからの出力に追いつかなくなるアンダーフローを防止するため、今回の行の行末記号の場所で伝送ポインタを強制的に待機させ、バッファに少なくとも２個の行末記号が記憶されるまで、フィルビットを伝送する。 - 特許庁

A disk drive control part 5b controls the disk device 28 to perform recording and reproducing the video data therein by time-sharing, and also controls timing for reading the video data from the buffer memory 23 as an input buffer means and an output buffer means.例文帳に追加

ディスクドライブ制御部５ｂは、上記ディスク装置２８における上記映像データの記録と、再生とを時分割に行わせると共に、入力バッファ手段及び出力バッファ手段としてのバッファメモリ２３からの上記映像データの読み出しタイミングを制御する。 - 特許庁

A field through level to be detected in the CDS circuit 22 is detected, and the temperature of the buffer circuit 14, namely, that of the scope tip part is detected from a linear relationship between the input/output voltage of the buffer circuit 14 and the temperature of the buffer circuit 14.例文帳に追加

そして、ＣＤＳ回路２２において検出されるフィードスルーレベルを検出し、バッファ回路１４の入出力電圧とバッファ回路１４の温度との線形関係に基づき、バッファ回路１４の温度、すなわちスコープ先端部の温度を検出する。 - 特許庁

The data processing macro has a data processing part for processing data, the buffer with data input and output ports for temporarily storing and burst-transferring the data processed by the data processing part, and a buffer control part for causing the buffer to burst-transfer the stored data.例文帳に追加

該データ処理マクロは、データを処理するデータ処理部と、データ処理部が処理したデータを一時的に蓄積してバースト転送する、データの入力ポートと出力ポートとを有するバッファと、バッファに、蓄積されたデータをバースト転送させるバッファ制御部と、を有する。 - 特許庁

The control apparatus can be constituted of an input image buffer 32, an output image buffer 36 and an address management part for requesting reading/writing from/in the buffer 32/36 to the memory out of a control part-address management part 31 and can be integrated into the encoding circuit 18 like the shown figure.例文帳に追加

この制御装置は、入力画像バッファ３２及び出力画像バッファ３６と、制御部・アドレス管理部３１のうちのメモリにバッファ３２／３６に対する読み出し／書き込み要求を行うアドレス管理部とで構成でき、図示のように符号化回路１８に組み込むこともできる。 - 特許庁

A semiconductor memory 1 is provided with a NAND gate 2 for a DRAM, a clock generating circuit 3, an address buffer 4 a row decoder 5, a column decoder 6, an input buffer 10, an output buffer 11, and a memory cell array 8 for a SRAM.例文帳に追加

半導体メモリ１は、ＤＲＡＭ用のＮＡＮＤゲート２、クロック発生回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、入力バッファ１０および出力バッファ１１と、ＳＲＡＭ用のメモリセルアレイ８および入出力制御回路９とを備える。 - 特許庁

The digital photograph frame includes a frame body, a leg section, a microprocessor, output and input interfaces, an external connection memory device, a multiplexer, a first buffer unit, a second buffer unit, a third buffer unit, a first display panel, a second display panel, and a control panel.例文帳に追加

フレーム本体、脚部、マイクロプロセッサ、出力及び入力インターフェース、外部接続記憶デバイス、マルチプレクサ、第１のバッファユニット、第２のバッファユニット、第３のバッファユニット、第１のディスプレイパネル、第２のディスプレイパネル、及び制御パネルを含む。 - 特許庁

The buffer circuit in the logic circuit block 200 is made a buffer circuit 207 with a select function, in addition to the input terminal of the proper buffer circuit controlled by the output terminal of the NOR circuit 203, an input terminal controlled by the output terminal Q of the scan flip flop 103 for latching the data for scan test from the SCAN_IN terminal is provided.例文帳に追加

組合せ論理回路ブロック２００内のバッファ回路をセレクト機能付きのバッファ回路２０７とし、ＮＯＲ回路２０３の出力端子から制御される本来のバッファ回路の入力端子に加えて、ＳＣＡＮ＿ＩＮ端子からのスキャンテスト用のデータをラッチするスキャンフリップフロップ１０３の出力端子Ｑから制御される入力端子を設けた。 - 特許庁

Thus, even if abnormality cannot be rightly detected due to a fluctuation in the input threshold value voltages in the output signal levels of the buffer circuits where a signal level of the external terminal 102 is a level close to the input threshold value voltage of one buffer circuit, the abnormality can be rightly detected by the output signal level of another one buffer circuit.例文帳に追加

したがって、外部端子１０２の信号レベルが一方のバッファ回路の入力閾値電圧に近いレベルであってそのバッファ回路の出力信号レベルでは、入力閾値電圧のばらつきのために、異常を正しく検出できない場合でも、もう一方のバッファ回路の出力信号レベルにより異常を正しく検出することができる。 - 特許庁

To provide a switch technology without requiring a complicated scheduler for all input output ports required for an input buffer type switch, causing increase in internal processing due to an increase in the number of accommodated ports such as an output buffer type switch and a shared buffer type switch, nor a remarkable increase in the H/W scale.例文帳に追加

本発明は、入力バッファ型スイッチに必要な全入出力ポートを対象にした、複雑なスケジューラがなく、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わず、また、H/W規模が大幅に増加しないスイッチ技術を提供することにある。 - 特許庁

In a character input device for displaying characters input via an input interface 10 via an output interface 50, an input history buffer 30 holds a history of adding or deleting characters by input or UNDO operation.例文帳に追加

入力インタフェース（１０）を介して入力される文字を出力インタフェース（５０）を介して表示する文字入力装置において、入力履歴バッファ（３０）は、文字入力又はＵＮＤＯによる文字の追加又は削除の履歴を保持する。 - 特許庁

This semiconductor integrated circuit includes a signal output end, an output buffer whose output is connected to the signal output end, a pattern generator coupled to an input of the output buffer, a fuse whose one end is connected to the signal output end, and a pattern detector coupled to the other end of the fuse.例文帳に追加

半導体集積回路は、信号出力端と、信号出力端に出力が接続される出力バッファと、出力バッファの入力に結合されるパターン発生器と、信号出力端に一端が接続されるフューズと、フューズの他端に結合されるパターン検出器を含むことを特徴とする。 - 特許庁

A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.例文帳に追加

半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁

The outputs of 1st and 2nd buffer circuits 103 and 104 are connected to each other through a resistance 105, the output of the 1st buffer circuit 103 is fed back to the input of a differential circuit 102, and the output of the 2nd buffer circuit 104 is regarded as the output of a voltage follower circuit 101.例文帳に追加

本発明は、第１と第２のバッファ回路１０３，１０４の出力を、互いに抵抗１０５を介して接続するともに、第１のバッファ回路１０３の出力を差動回路１０２の入力にフィードバックし、第２のバッファ回路１０４の出力を、ボルテージフォロア回路１０１としての出力とした。 - 特許庁

The method for controlling the display of the mobile communication terminal includes a step for allocating a screen output buffer to an internal memory, a step for structuring screen data in the screen output buffer when screen information is input from an external, and a step for directly reading the screen data from the screen output buffer and outputting it to the display device by a control part.例文帳に追加

移動通信端末機のディスプレイ制御方法は、内部メモリに画面出力バッファーを割り当てる段階と、外部から画面情報が入力されると、画面出力バッファーに画面データを構成する段階と、該構成された画面データの出力が要求されると、制御部が直接前記画面出力バッファーから画面データを読み出してディスプレイ装置に出力する段階と、を含んで行われる。 - 特許庁

A data compression device 10A includes: a data pattern analyzer 21 for analyzing data transmitted to an input buffer 30 and generating an analysis code based on the analysis result; and a data compression manager 40 for selectively compressing data output from the input buffer based on the analysis code.例文帳に追加

データ圧縮装置１０Ａは、入力バッファ３０に伝送されるデータを分析し、該分析結果に基づいて、分析コードを生成させるデータパターン分析器２１と、分析コードに基づいて、入力バッファから出力されたデータを選択的に圧縮するデータ圧縮管理器４０とを含む。 - 特許庁

Counting is started in a counter circuit from the transmission start time of ZSCK, an impedance adjusting signal corresponding to a counted value is added to the output buffer OB, a reflection input value is reduced and the input buffer IB is inverted at the time when the value becomes equal to Vref.例文帳に追加

上記ＺＳＣＫの送信開始時点からカウンター回路の計数が開始され、計数値に相応するインピーダンス調整信号が出力バッファＯＢに加えられ反射入力値は減少し、Ｖｒｅｆと等しくなった時点で入力バッファＩＢの反転が起る。 - 特許庁

An input and output circuit is constituted of a signal outputting part constituted of a try state buffer 20, a signal inputting part constituted of an input buffer 18, and a voltage limiting n channel type transistor 19 for reducing the high level of a logical signal to a prescribed voltage.例文帳に追加

入出力回路は、トライステートバッファ２０から成る信号出力部、及び、入力バッファ１８から成る信号入力部、論理信号のハイレベルを所定の電圧に抑える電圧制限ｎチャネル型トランジスタ１９で構成される。 - 特許庁

Namely, a 2nd PMOS 32 and a 1st NMOS 33, having the gates connected to a data input/output buffer control circuit 24, are connected to a conventional data input buffer 22 composed of a 1st PMOS 31 and a 2nd NMOS 34, which are in series with the 2nd NMOS 34.例文帳に追加

すなわち、第１ＰＭＯＳ３１と第２ＮＭＯＳ３４とからなる従来のデータ入力バッファ２２に、データ入出力バッファ制御部２４へゲートが接続された第２ＰＭＯＳ３２と第１ＮＭＯＳ３３とを第２ＮＭＯＳ３４直列に接続したものである。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

A control circuit 300 for switching a signal to be inputted to an SSTL input buffer circuit 800 is connected to an SSTL input buffer circuit 800 so that an inside clock enable signal int.CKE being an output signal can be properly controlled, and that the malfunction of the circuit can be prevented.例文帳に追加

ＳＳＴＬ入力バッファ回路８００にＳＳＴＬ入力バッファ回路８０に入力される信号を切り替えるコントロール回路３００を接続することにより出力信号である内部クロックイネーブル信号ｉｎｔ．ＣＫＥを適切に制御し回路の誤作動を避けることができる。 - 特許庁

In addition, the first enable signal ENZ1 held in the first enable signal generating circuit 15 is held in a second enable signal generating circuit 16 as a second enable signal ENZ2 in response to the internal clock signal CLSKZ to be output to the first clock signal input buffer 11 and a second clock signal input buffer 12.例文帳に追加

又、第１イネーブル信号生成回路１５にて保持された第１イネーブル信号ENZ1は、第２イネーブル信号生成回路１６にて内部クロック信号CLKSZ に応答して第２イネーブル信号ENZ2として保持され第１及び第２クロック信号入力バッファ１１，１２に出力される。 - 特許庁

The delta-sigma AD converter for quantizing and converting an input analog signal to an output digital signal has a first stage for outputting the input analog signal via a coefficient buffer 101, an arithmetic unit 102, delay units 103, 105 and a coefficient buffer 106 to an arithmetic unit 107 in the latter stage.例文帳に追加

入力アナログ信号を量子化して出力ディジタル信号に変換するデルタシグマ型ＡＤ変換器の１段目では、入力アナログ信号が係数バッファ１０１、演算器１０２、遅延器１０３、１０５、係数バッファ１０６を経由して後段の演算器１０７に出力される。 - 特許庁

A DMAC 13 monitors the address from the output circuit 12 in a fixed interval, and when the leading address of a memory region #2 of an input buffer 14 is reached, the DMAC 13 controls a bus arbiter 15 to start to write new data from the top of a memory region #1 of the input buffer 14.例文帳に追加

ＤＭＡＣ１３は出力回路１２からのアドレスを一定間隔で監視しており、これが入力バッファ１４のメモリ領域＃２の先頭のアドレスに達したときは、ＤＭＡＣ１３がバスアービタ１５を制御して入力バッファ１４のメモリ領域＃１の先頭から新規データを書き込み始める。 - 特許庁

To secure necessary output characteristic without setting a new program nor new terminal required for executing the program by sending the output signal received from an output buffer to a data input terminal, using a reset signal as a latch fetching signal and switching the output characteristic according to the output signal sent from a latch circuit.例文帳に追加

半導体集積回路の出力バッファ制御回路において、出力バッファから出力される出力信号の出力インピーダンスを制御することによって、いろいろな外部入力条件に最適な出力インピーダンスで出力することができる。 - 特許庁

During a test, a signal is sent from a test input terminal to drive the test control circuit, a signal is output from the output side of an input/output tri-state circuit provided for use in test, and the drive result is observed at an input buffer of the input/output tri-state circuit, thereby checking whether the pull-up and pull-down resistance of a load is present.例文帳に追加

テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 - 特許庁

Since data inputted into the terminal 1 of the input/output circuit 10 is outputted from the terminal 2 via an output circuit 223 from an input buffer 13 and a gate control part 22 of an input/output circuit 20, the input/output circuits 10 and 20 can be tested through program processing without going through the internal bus B.例文帳に追加

そして、入出力回路１０の端子１に入力されたデータが入力バッファ１３および入出力回路２０のゲートコントロール部２２のセレクタ２２２から出力回路２２３を介して端子２から出力されるので、プログラム処理による内部バスＢを介することなく入出力回路１０，２０のテストが可能になる。 - 特許庁

The VCCA system circuit part 1 is provided with an input-output terminal PadA, an inverter INV1, an inverter INV4, a latch circuit LATCH1, an output buffer circuit SBUFF2, a delay circuit DIN3, a delay circuit DIN4, a two-input NAND circuit NAND2, and a two-input NOR circuit NOR2.例文帳に追加

ＶＣＣＡ系回路部１には入出力端子ＰａｄＡ、インバータＩＮＶ１、インバータＩＮＶ４、ラッチ回路ＬＡＴＣＨ１、出力バッファ回路ＳＢＵＦＦ２、遅延回路ＤＩＮ３、遅延回路ＤＩＮ４、２入力ＮＡＮＤ回路ＮＡＮＤ２、及び２入力ＮＯＲ回路ＮＯＲ２が設けられる。 - 特許庁

The optical switch for switching a plurality of input signals to a plurality of output positions, is characterized in that a lamination body in which the same number of nonlinear optical layers and buffer layers as that of the input parts are laminated crosses the optical path between the input parts and the output parts.例文帳に追加

複数の入力信号を複数の出力位置へスイッチングさせる光スイッチにおいて、入力部と出力部の間に、非線形光学層と緩衝層を入力部数と同数積層させた積層体が光路に交差していることを特徴とする光スイッチ。 - 特許庁

The VCCB system circuit part 2 is provided with an input-output terminal PadB, an inverter INV2, an inverter INV3, a latch circuit LATCH2, an output buffer circuit SBUFF1, a delay circuit DIN1, a delay circuit DIN2, a two-input NAND circuit NAND1, and a two-input NOR circuit NOR1.例文帳に追加

ＶＣＣＢ系回路部２には入出力端子ＰａｄＢ、インバータＩＮＶ２、インバータＩＮＶ３、ラッチ回路ＬＡＴＣＨ２、出力バッファ回路ＳＢＵＦＦ１、遅延回路ＤＩＮ１、遅延回路ＤＩＮ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、及び２入力ＮＯＲ回路ＮＯＲ１が設けられる。 - 特許庁

The driver circuit includes a differential pre-buffer circuit 22 for clamping and outputting a signal by diodes 16 and 17 having nonlinear voltage current characteristics to an input signal and a differential output circuit 23 for amplifying and outputting an output signal of the differential pre-buffer circuit 22.例文帳に追加

入力信号に対し非線形な電圧電流特性を有するダイオード１６、１７によって信号をクランプして出力する差動プリバッファ回路２２と、差動プリバッファ回路２２の出力信号を増幅して出力する差動出力回路２３を備える。 - 特許庁

To prevent the operating margin and noise margin of an input buffer circuit which receives the differential output signals D+ and D- of the differential output buffer circuit of an IC from being lowered by reducing the varying width of the actual cross point of the signals D+ and D-.例文帳に追加

ＩＣの差動出力バッファ回路の差動出力信号D+、D-の実際のクロスポイントの変動幅を小さくし、この差動出力信号を受ける入力バッファ回路の動作マージンの低下、ノイズマージンの低下を防止する。 - 特許庁

The semiconductor integrated circuit has a terminal 1 for an external connection, the static-discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 51, the static-discharge protective circuit 6 between power supplies and a substrate-potential control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路５１と、電源間静電放電保護回路６と、基板電位制御回路７とを備えている。 - 特許庁

A computer 4 divides test data of (N+M) bits into A bit data for a step and B bit data for an offset and sends them to an input buffer 5, receives an output from an output buffer 6 to search all change points of digital outputs with respect to analog inputs, thereby measuring the nonlinearity.例文帳に追加

計算機４は、N＋Mビットのテストデータをステップ用のＡビットとオフセット用のＢビットに分割して入力バッファ５に送るとともに、出力バッファ６の出力を取り込んで、アナログ入力に対するデジタル出力の変化点を全点サーチすることで非直線性を測定する。 - 特許庁

The semiconductor integrated circuit comprises an external connection terminal 1, the electrostatic discharge protective circuit 2, an output circuit 3, an output pre-buffer circuit 4, an input buffer circuit 5, an internal circuit 41, an interpower supply electrostatic discharge protective circuit 6, and a gate voltage control circuit 7.例文帳に追加

本発明の半導体集積回路は、外部接続用端子１と、静電放電保護回路２と、出力回路３と、出力プリバッファ回路４と、入力バッファ回路５と、内部回路４１と、電源間静電放電保護回路６と、ゲート電圧制御回路７とを備えている。 - 特許庁