「integrated RAM」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a semiconductor integrated circuit having a DMA function for controlling data transfer between a RAM and peripherals and capable of smoothly adjusting access requests from the plurality of peripherals to the RAM.例文帳に追加

ＲＡＭとペリフェラルとの間のデータ転送を制御するＤＭＡ機能を有する半導体集積回路において、ＲＡＭに対する複数のペリフェラルからのアクセス要求をスムーズに調停することができる半導体集積回路を提供する。 - 特許庁

This semiconductor integrated circuit device is provided with RAM 1 having plural memory cell groups including memory cells of the number in accordance with the number of words, and RAMs 30, 40, 50, 60 as a redundancy circuit having memory cells of the number not more than the number of the words of RAM 1.例文帳に追加

ワード数に相当する数のメモリセルを含む複数のメモリセル群を有するＲＡＭ１およびＲＡＭ１のワード数以下相当数のメモリセルを含むメモリセル群を有する冗長回路としてのＲＡＭ３０，４０，５０，６０とを有する。 - 特許庁

Even when an instantaneous power failure occurs and power is restored in the middle of a game of a player, since a main control board does not transmit a RAM clear reporting command to a sub integrated board, the sub integrated board is not required to inspect photosensors 150n, 152n, 153n and 154n.例文帳に追加

遊技者が遊技の途中に突然瞬停が発生して電力が回復しても、主制御基板はＲＡＭクリア報知コマンドをサブ統合基板に送信しないので、サブ統合基板は、フォトセンサ１５０ｎ，１５２ｎ，１５３ｎ，１５４ｎの検査を行わずに済む。 - 特許庁

When executing a notification performance for urging the player to operate a performance switch, an integrated CPU stores the number of times of operating the performance switch in a RAM of an integrated control board in an operation valid period in a symbol combination game.例文帳に追加

統括ＣＰＵは、演出スイッチの操作を促す報知演出を実行させた際、図柄組み合わせゲーム中の操作有効期間において、演出スイッチが操作された回数を統括制御基板のＲＡＭに記憶する。 - 特許庁

To provide a semiconductor integrated circuit capable of preventing abnormal operation due to a user programming error such as reading from an unwritten address of a RAM in actual usage.例文帳に追加

実使用時におけるＲＡＭの未書き込みアドレスからの読み出しというユーザプログラムミスによる異常動作を防ぐことができる半導体集積回路を提供する。 - 特許庁

The eccentric shaft 20 for vertically moving a punch press ram 22 and the main rotor shaft of a servo motor 30 are integrated, so that the servo motor is designed to directly drive the eccentric shaft.例文帳に追加

パンチプレスのラム２２を上下動させるエキセンシャフト２０とサーボモータ３０のロータ主軸とを一体にして、サーボモータがエキセンシャフトを直接駆動するように構成する。 - 特許庁

The integrated circuit capable of including such an array as static RAM (SRAM) provided with a high threshold array device for reducing leakage and other selected devices is provided.例文帳に追加

リーケージを低減するために高スレショルドのアレイ・デバイスおよび選択された他のデバイスを備えた、スタティックＲＡＭ（ＳＲＡＭ）といったアレイを含み得る集積回路。 - 特許庁

To provide a semiconductor integrated circuit device on which a memory circuit such as a RAM macro equipped with the defect repair circuit of high speed and high repair efficiency is mounted.例文帳に追加

高速化と救済効率を高めた欠陥救済回路を備えたＲＡＭマクロ等のメモリ回路を搭載した半導体集積回路装置を提供する。 - 特許庁

Since the manager (an assistant of a hall or the like) of a game parlor transmits the RAM clear reporting command to the sub integrated board by operating a RAM clear switch, the photosensors 150n, 152n, 153n and 154n are inspected.例文帳に追加

一方、遊技場の管理者（ホールの店員等）は、ＲＡＭクリアスイッチを操作することによって、ＲＡＭクリア報知コマンドをサブ統合基板に送信するので、このＲＡＭクリア報知コマンドを受信したサブ統合基板は、フォトセンサ１５０ｎ，１５２ｎ，１５３ｎ，１５４ｎの検査を行うこととなる。 - 特許庁

Since a RAM clear switch is arranged at a position at which a player can not operate it, a sub integrated board can determine the operation presence/absence of the performance selection switch 38 only after an assistant of a hall or the like operates the RAM clear switch.例文帳に追加

遊技者が操作することができない位置にＲＡＭクリアスイッチが配置されているので、ホールの店員等がＲＡＭクリアスイッチを操作した後でなければ、サブ統合基板は、演出選択スイッチ３８の操作有無を判定することができないようになっている。 - 特許庁

On a one-chip microcomputer 1 applied to a semiconductor integrated circuit loads a CPU 11, ROM 12, electric erasable programmable read only memory(EEPROM) 13, RAM 14 and peripheral function 15.例文帳に追加

本発明の半導体集積回路として適用される１チップ・マイクロコンピュータ１には、ＣＰＵ１１、ＲＯＭ１２、ＥＥＰＲＯＭ１３、ＲＡＭ１４及び周辺機能１５が搭載されている。 - 特許庁

In this case, the integrated control CPU cumulatively stores the number of entry balls during the big win, while defining the number of entry balls during the big win stored in an integral control RAM, as an initial value.例文帳に追加

統括制御用ＣＰＵは、この場合には、統括制御用ＲＡＭに記憶している大当り中入球個数を最初の値として大当り中入球個数を累積して記憶する。 - 特許庁

In a host computer, to which a device 2 is connected, an OS 4 and a device driver 3 are integrated in a RAM 5 and a command-queuing preservation area 3a is provided in the device driver 3.例文帳に追加

デバイス２が接続されたホストコンピュータにおいて、ＲＡＭ５にオペレーティングシステム（ＯＳ）４とデバイスドライバ３とを組み込み、デバイスドライバ３内にコマンドキューイング保存領域３ａを設ける。 - 特許庁

Scan result data output from the scan path are compared with the scan output expected value data read out of an other RAM by a comparison circuit 6 inside the semiconductor integrated circuit 1.例文帳に追加

そして、スキャンパスから出力されるスキャン結果データと、他方のＲＡＭから読み出したスキャン出力期待値データとを半導体集積回路１の内部の比較回路６で比較する。 - 特許庁

The integrated circuit device includes a RAM block 200 including a plurality of wordlines WL1 and WL2 and a plurality of bitlines and data line driver block 100A and 100B which drive a plurality of data line groups of a display panel based on data supplied from the RAM block 200.例文帳に追加

集積回路装置は、複数のワード線ＷＬ１、ＷＬ２と複数のビット線を含むＲＡＭブロック２００と、ＲＡＭブロック２００から供給されるデータに基づいて表示パネルの複数のデータ線群を駆動するデータ線ドライバブロック１００Ａ、１００Ｂとを有する。 - 特許庁

A virtual CPU 2 (program execution circuit) and a virtual RAM 3 (program storage circuit) are modeled on a computer by a hardware description language; the entire test program is stored in the virtual RAM 3; and a semiconductor integrated circuit modeled by a hardware description language of a test object is tested.例文帳に追加

仮想ＣＰＵ２（プログラム実行回路）と仮想ＲＡＭ３（プログラム格納回路）とをハードウェア記述言語によりコンピュータ上でモデル化し、テストプログラムの全てを仮想ＲＡＭ３に格納し、テスト対象のハードウェア記述言語でモデル化された半導体集積回路をテストする。 - 特許庁

To adjust the skews of the clock signals easily to each other by reducing the circuit scale in a semiconductor integrated circuit containing memory cells, such as RAM and the like, and a sequential logic circuit, such as a flip-flop and the like.例文帳に追加

ＲＡＭ等のメモリセルとフリップフロップ等の順序論理回路とを含む半導体集積回路のレイアウト設計において、回路規模を削減しながらクロック信号のスキューを容易に合わせる。 - 特許庁

To provide a semiconductor integrated circuit device which assures less amount of overhead of circuit, reduces external terminals led out as the test terminals of a RAM, prevents increase of chip size and improves wiring capability.例文帳に追加

回路のオーバーヘッドが少なく、ＲＡＭのテスト端子として取り出す外部端子を減らし、チップサイズの増大を防ぐと共に、配線性を向上することができる半導体集積回路装置を提供する。 - 特許庁

To reduce the electric power consumption in scroll processing, partial display processing or interlace processing combined therewith in a semiconductor integrated circuit built in with a RAM for driving a display device.例文帳に追加

表示デバイスを駆動するためにＲＡＭを内蔵した半導体集積回路において、スクロール処理、パーシャル表示処理、又は、それらと組み合わせたインターレース処理における消費電力を低減させる。 - 特許庁

This integrated circuit 1 has the memory block 10 having a RAM macro 2, the first and second scanning circuits 7, 8 having a plurality of scanning flip-flops (FF), and a serial access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、シリアルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

The output of a synchronous wave detecting circuit 100 is integrated for n-times by an adder 21 and a resistor 23, and the output of the synchronous wave detecting circuit 100 for n-times is stored in a RAM 20.例文帳に追加

同期検波回路１００の出力が加算器２１およびレジスタ２３によりｍ回分積算されと共に、同期検波回路１００の出力がｍ回分、ＲＡＭ２０に格納される。 - 特許庁

The integrated circuit 1 comprises the memory block 10 including a RAM macro 2, a first and a second scanning circuit 7, 8 having a plurality of scanning flip-flop (FF), and a parallel access memory BIST circuit 3.例文帳に追加

集積回路１は、ＲＡＭマクロ２を含むメモリブロック１０と、複数のスキャンフリップフロップ（ＦＦ）を有する第１及び第２のスキャン回路７、８と、パラレルアクセスメモリＢＩＳＴ回路３とを有する。 - 特許庁

An automobile instrument E is equipped with a central operation device 11 wherein, when an ignition switch IG is closed, the mileage is called from EEPROM 12 and stored in RAM 13, and the mileage is integrated repeatedly corresponding to the mileage and a detection output from a speed sensor 30 for detecting the speed of the automobile, and the integrated mileage is rewritten and stored repeatedly in the RAM 13.例文帳に追加

自動車用計器Ｅにおいて、イグニッションスイッチＩＧが投入されたとき、ＥＥＰＲＯＭ１２から走行距離を呼出してＲＡＭ１３に記憶させて、この走行距離と自動車の速度を検出する速度センサ３０からの検出出力とに応じて走行距離を繰り返し積算して、この積算される走行距離を繰り返しＲＡＭ１３に書き換えて記憶させる中央演算装置１１とを備える。 - 特許庁

To provide a semiconductor integrated circuit capable of executing the operation time power supply current test of a prescribed operation in the state that a ROM 1320 performs a read operation even when the instruction code of an operation program is arranged in a RAM 1320 and a CPU 1310 reads the instruction code from the RAM 1310.例文帳に追加

動作プログラムの命令コードをＲＡＭ１３２０に配置し、ＣＰＵ１３１０はＲＡＭ１３１０から命令コードを読み出しても、ＲＯＭ１３２０が読み出し動作をした状態で、所定の動作の動作時電源電流テストを実施出来る半導体集積回路を提供することを目的とする。 - 特許庁

The semiconductor integrated circuit device 101 prohibits access to a bus port 110a from the outside, permits access to RAMs 104 and 105, and transfers the encrypted program and the decryption program to the RAM 105 when the encrypted program and the decryption program D123a are input in a RAM 105.例文帳に追加

本発明の半導体集積回路装置１０１は、暗号化されたプログラムと復号プログラムＤ１２３ａとがＲＡＭ１０５に入力されると、バスポート１１０ａに対して外部からのアクセスを禁止させ、ＲＡＭ１０４及び１０５へのアクセスを許可して暗号化されたプログラムと復号プログラムとのＲＡＭ１０５への転送を行う。 - 特許庁

The control unit 60 finds a stop rotating angle of a crankshaft 11 in accordance with an integrated value of a motor rotation signal pulse number and a signal time difference Δt and stores it in a backup RAM in the case when an engine 10 stops.例文帳に追加

制御ユニット６０はエンジン１０が停止している場合には、モータ回転信号パルス数の積算値、信号時間差Δｔに基づいてクランクシャフト１１の停止回転角度を求めてバックアップＲＡＭに格納する。 - 特許庁

This display control semiconductor integrated circuit 101 causes an internal synchronous control circuit 5 provided therein to control via a built-in single-port RAM 4 the transfer of display data between a CPU 2 and a display panel 3.例文帳に追加

表示制御半導体集積回路１０１は、内蔵のシングルポートＲＡＭ４を介して、内部に具備された内部同期制御回路５によりＣＰＵ２と表示パネル３間の表示データ転送制御を行う。 - 特許庁

Moreover, the address decoder 12 includes a nonvolatile memory 13 for storing segment allocation information expressing the segment allocation of the LCD 5, a RAM 14 for storing the segment allocation information transferred from the memory 13 when a semiconductor integrated device is initialized and a decoding means decoding the display information based on the segment allocation information stored in the RAM 14.例文帳に追加

このアドレスデコーダは、ＬＣＤのセグメント割付を表すセグメント割付情報を記憶するための不揮発性メモリと、半導体集積装置が初期化される際に不揮発性メモリから転送されたセグメント割付情報を記憶するためのＲＡＭと、ＲＡＭに記憶されたセグメント割付情報に基づいて表示情報をデコードするデコード手段とを含む。 - 特許庁

The semiconductor integrated circuit is loaded with a characteristics fluctuation suppression circuit 8 outputting a power supply voltage Vout for operating a RAM 7 which is the characteristics fluctuation suppression object circuit at the speed of a designed center value to the RAM 7 with a control voltage VCTRL supplied to the voltage controlled oscillator 2 of the PLL circuit 1 as characteristic fluctuation information.例文帳に追加

ＰＬＬ回路１の電圧制御型発振器２に供給される制御電圧ＶＣＴＲＬを特性変動情報として特性変動抑圧対象回路であるＲＡＭ７に対して、ＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路８を搭載する。 - 特許庁

A first symbol is defined in the header of the program section and a second symbol is defined in the bottom of the program section, and the section from the address where the first symbol is arranged in the ROM 2 to the address where the second symbol is arranged in the ROM 2 in the integrated program 3 is copied with the RAM arrangement address of the RAM 4 as the destination.例文帳に追加

前記プログラム部分のヘッダには第１シンボルが定義され、前記プログラム部分のボトムには第２シンボルが定義、組み込みプログラム３のうちの、ＲＯＭ２において前記第１シンボルが配置されたアドレスからＲＯＭ２において前記第２シンボルが配置されたアドレスまでの部分を、ＲＡＭ４の前記ＲＡＭ配置アドレスを宛先としてコピーする。 - 特許庁

Further, the content of storage in a RAM for integrated control can be changed by acquiring or erasing special information according to the mode of operation of a presentation button in a secret increase/reduction possible period DZ (respective demonstration executing periods Da and Db).例文帳に追加

さらに、奥義増減可能時期ＤＺ（各デモ実行中Ｄａ,Ｄｂ）では、演出用ボタンの操作態様に応じて、特別情報を獲得及び消去することで、統括制御用ＲＡＭの記憶内容を変化可能にした。 - 特許庁

In this semiconductor integrated circuit device 1, a first bus B1 used in the processing of the CPU 2 and a third bus B3 used in data transferring processing by a RAM-FIFO unit 3 are connected through bus bridges BB1, BB2.例文帳に追加

半導体集積回路装置１には、ＣＰＵ２の処理に用いられる第１バスＢ１と、ＲＡＭ−ＦＩＦＯユニット３などのデータ転送処理に用いられる第３バスＢ３とは、バスブリッジＢＢ１，ＢＢ２を介して接続されている。 - 特許庁

To provide a memory arranging method and an object class designing method for preventing the increase of the use capacity of an RAM to be generated at the time of object-orientedly developing software in a small-scaled system such as an integrated microcomputer.例文帳に追加

組み込みマイコンなどの小規模のシステムにおいて、オブジェクト指向でソフトウェアを開発するときに生じるＲＡＭの使用容量の増大を防止するメモリ配置方法、及びオブジェクトクラス設計方法を提供することを目的とする。 - 特許庁

To provide a semiconductor integrated circuit which permits the selection of lines of data buses for inputting data when the bit count of a data bus used for inputting data to be written in a RAM is different from the bit count of input data.例文帳に追加

ＲＡＭに書き込むデータを入力するために用いられるデータバスのビット数と入力データのビット数とが異なる場合に、データを入力するデータバスのラインを選択することができる半導体集積回路を提供する。 - 特許庁

To provide a semiconductor integrated circuit device which shortens the download time when data are downloaded from an external memory to an on-chip RAM and never lowers the throughput of a central arithmetic processing unit during the downloading.例文帳に追加

外部メモリからオンチップＲＡＭ上にデータをダウンロードする場合に、ダウンロード時間を短くするとともに、ダウンロード中に中央演算処理ユニットの処理能力を低下させない半導体集積回路装置を提供することにある。 - 特許庁

To provide a semiconductor integrated circuit device incorporating a RAM-macro in which easiness to use is improved, an operation mode being adaptable to either of a response characteristic or low power consumption is selected, or an input setup value can be selected.例文帳に追加

使い勝手の改善、応答性又は低消費電力のいずれかに適合した動作モードを選ぶこと、あるいは入力セットアップ値を選ぶことが可能なＲＡＭマクロを搭載した半導体集積回路装置を提供する。 - 特許庁

To realize a partial display function of displaying an image at a portion of the screen of a display device while suppressing an increase of signal lines of a semiconductor integrated circuit for controlling a driving circuit driving the display device without incorporating a RAM.例文帳に追加

ＲＡＭを内蔵しないで表示装置を駆動する駆動回路を制御するための半導体集積回路において、信号線の増加を抑えつつ、表示装置の画面の一部に画像を表示するパーシャル表示機能を実現する。 - 特許庁

In the semiconductor integrated circuit device incorporating a flash memory 2 and a RAM 3, when a defective memory exists, relieving information stored in a mat 2e for preserving relieving information of the flash memory 2 is transferred to the flash memory 2, a memory block 3_1, 3_2.例文帳に追加

フラッシュメモリ２、ＲＡＭ３が内蔵された半導体集積回路装置であって、不良ビットが存在する場合、フラッシュメモリ２の救済情報保存用マット２ｅに格納された救済情報をフラッシュメモリ２、メモリブロック３_1 ，３__2 に転送する。 - 特許庁

To provide a semiconductor integrated circuit device to enable setting of a ROM area and a RAM area by a user of an FRAM to be combined with a CPU and to enable setting and changing of the setting in a data writing operation.例文帳に追加

ＣＰＵと組み合わされるＦＲＡＭのユーザーによるＲＯＭ領域とＲＡＭ領域の設定が可能でありしかも、その設定や設定変更をデータ書き込み動作の中で可能とした半導体集積回路装置を提供する。 - 特許庁

To provide an image processor and image processing method, which even in an integrated system where RAM capacity is limited, is capable of editing large-sized input images and preventing a line similar to a joint from appearing in an edited image.例文帳に追加

ＲＡＭ容量が制限される組込み系システムにおいても、サイズの大きな入力画像を編集することができ、かつ、編集画像中に繋ぎ目のような線が現われないようにすることが可能な「画像処理装置および画像処理方法」を提供する。 - 特許庁

The m+1-th integration of the wave detection output is performed by the adder 21, and the first wave detection output integrated for m-times is read from the RAM 20 and subtracted from the output of the adder 21 by a subtracter 22.例文帳に追加

加算器２１により検波出力のｍ＋１回目の積算が行われると共に、加算器２１およびレジスタ２３によりｍ回分積算された最初の検波出力がＲＡＭ２０から読み出され、減算器２２により加算器２１の出力から減算される。 - 特許庁

The semiconductor integrated circuit for the printer 15 for driving a tandem type printing engine 13 is a circuit which supplies data to be supplied to the printing engine 13 first to the printing engine 13 without storing compression data concerning the data in the RAM.例文帳に追加

タンデム型の印刷エンジン１３を駆動するためのプリンタ用半導体集積回路１５を、最初に印刷エンジン１３に供給すべきデータに関しては、それに関する圧縮データをＲＡＭに記憶することなく、印刷エンジン１３に供給する回路としておく。 - 特許庁

Pads 51a, 51b and 52a which are electrically connected to respective integrated circuits are respectively formed on main surfaces of a RAM substrate 11A and an MPU substrate 11B as an LSI core, and an FPGA substrate 12 that can specify the circuit after packaging.例文帳に追加

ＬＳＩコアとしてのＲＡＭ基板１１Ａ及びＭＰＵ基板１１Ｂとパッケージング後に回路を特定できるＦＰＧＡ基板１２とには、各基板の主面上に、各集積回路に電気的に接続されているパッド５１ａ，５１ｂ，５２ａがそれぞれ形成されている。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

A code area 10 in which an instruction to be executed when processing is returned from an object function is stored and a stack area 11 as a work area are assigned to the RAM of a computer system in which a buffer overflow detection device (buffer overflow detection program) is integrated.例文帳に追加

バッファオーバーフロー検知装置（バッファオーバーフロー検知プログラム）が組み込まれたコンピュータシステムのＲＡＭ内には、対象関数から処理が戻った際に実行される命令が記憶されているコード領域１０と、作業領域であるスタック領域１１とが割り当てられる。 - 特許庁