「k bit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To calculate output K=10×[10T/2048] corresponding to input data T=0 to 2047 at high speed in a recorder using a 8 bit MPU.例文帳に追加

８ビットＭＰＵを用いた記録計にて入力データＴ＝０〜２０４７に対応する指数演算の出力Ｋ＝１０×〔１０^T/2048〕を高速に求める。 - 特許庁

Then using an encoding parameter P generates a bit stream key K_BS from the image key K_1 (S72).例文帳に追加

次に、画像鍵Ｋ＿Ｉから符号化パラメータＰを用いてビットストリーム鍵Ｋ＿ＢＳを生成する（Ｓ７２）。 - 特許庁

A multiplier 12 multiplies inputted one bit data D1i which are music data, which are inputted to an input terminal 11, by a coefficient (k).例文帳に追加

乗算器１２は、入力端子１１に入力される、音楽データである入力１ビットデータＤ_1iに係数ｋを乗算する。 - 特許庁

The dead zone width is determined by an operation current of the operational amplifier OP_1 which is varied based on the lower rank k bit data of the gradation data.例文帳に追加

不感帯幅は、階調データの下位ｋビットのデータに基づいて変化させた演算増幅器ＯＰ_１の動作電流により定められる。 - 特許庁

A timing control circuit performs a series of the control iteratively 2^k times and a high-order (n)-bit output of the second binary counter is fetched.例文帳に追加

タイミング制御回路は、この一連の制御を２^ｋ回繰り返して行い、第２のバイナリカウンタの上位ｎビット出力を取り込む。 - 特許庁

Transfer data in the HS mode of USB 2.0 are processed in the unit of L bits and transfer data in an FS mode are processed in the unit of K bit on the other hand.例文帳に追加

ＵＳＢ２．０のＨＳモードの転送データはＬビット単位で処理する一方でＦＳモードの転送データはＫビット単位で処理する。 - 特許庁

A color signal control means 100 decomposes an input color signal of m components per bit, compounds them and generates a color signal P of (m+k) components.例文帳に追加

色信号制御手段１００は、ｍ成分の入力色信号をビット単位で分解、合成して、ｍ＋ｋ成分の色信号Ｐを生成する。 - 特許庁

A staircase waveform having steps as many as 2 raised to (K)th power is generated as a voltage waveform of a course DAC for a high-order bit reference signal.例文帳に追加

上位ビット参照信号のコースＤＡＣの電圧波形として２のＫ乗の階段波形を発生する。 - 特許庁

These message and value are coded into 2m pieces of n-bit two dimensional error correcting code languages by an (n, k) two dimensional coder having a BCH code.例文帳に追加

ＢＣＨ符号などの（ｎ，ｋ）２元符号器で、２ｍ個のｎビット２元誤り訂正符号語に符号化する。 - 特許庁

To reduce the circuit scale of the quotient/remainder discriminating part of retracting divider for high-order radix by determining a quotient by performing bit matching corresponding to the compared results of a three-input adder/subtracter, a three-input comparator and second and first comparators.例文帳に追加

商をｋビットずつ求める基数２^k の引き戻し法除算器において、商・剰余判定部の回路規模を削減する。 - 特許庁

Furthermore, no erroneous correction is performed even when an error of u-min (t, m-k) bit is added to a code on which the fault information is mounted.例文帳に追加

さらに、障害情報をのせた符号にｕ−ｍｉｎ（ｔ，ｍ−ｋ）ビットのエラーが付加されても誤訂正することはない。 - 特許庁

This multiple bit 8 to be mounted on a cutter head 4 of a tunnel excavator 1 to cut a working face K is provided with an inner bit 10 to be attached to the cutter head 4, the outer bit 11 formed to cover a cutting chip 10b of the inner bit 10, and a mounting means 12 for mounting the outer bit 11 on the inner bit 10.例文帳に追加

トンネル掘削機１のカッタヘッド４に、切羽Ｋを切削するために装着される多重ビット８であって、カッタヘッド４に取り付けられる内側ビット１０と、内側ビット１０の切削チップ１０ｂを覆うように形成された外側ビット１１と、外側ビット１１を内側ビット１０に取り付ける取付手段１２とを備える。 - 特許庁

An m-n bit digital converting unit 313 is designed to receive the m bit digital signal D1, and to convert the m bit digital signal D1 to an n bit digital signal D2 (herein m is not less than n) in response to a k bit control signal D3 after being linked to the m bit analog-digital converter 312.例文帳に追加

ｍ−ｎビットデジタル変換ユニット３１３は、ｍビット・アナログ−デジタル・コンバータ３１２へ連結され、ｍビットデジタル信号Ｄ１を受信し、ｋビット制御信号Ｄ３に応答してｍビットデジタル信号Ｄ１をｎビットデジタル信号Ｄ２へ変換する（ここで、ｍはｎ以上である）。 - 特許庁

According to the fuse program information and a mode instruction signal (RFVPP), on a specific mode, a correlation between a block selection signal and corresponding bit line separation instruction signals (BL1<K>R, BL1<K>L) is switched by circuits (102, 106) for generating bit line separation instruction signals.例文帳に追加

ヒューズプログラム情報とモード指示信号（ＲＦＶＰＰ）に従って、特定モード時、ブロック選択信号と対応のビット線分離指示信号（ＢＬＩ＜Ｋ＞Ｒ，ＢＬＩ＜Ｋ＞Ｌ）の対応関係をビット線分離指示信号を生成する回路（１０２、１０６）において切換える。 - 特許庁

The driving circuits 11 and 20 each include a converting circuit 21 which generates a control code specifying a row electrode and converts it into a K-bit code and pulse generating circuits 221 to 22N and 23 which are connected to row electrodes where combinations of (r) bits selected from the K-bit code irrelevantly to the order are assigned respectively.例文帳に追加

駆動回路１１，２０は、行電極を指定する制御符号を生成しこれをＫビット符号に変換する変換回路２１と、Ｋビット符号から順番に関係なく選択されたｒビットの組み合わせがそれぞれ割り当てられている行電極に接続されたパルス生成回路２２_1 〜２２_N ，２３とを含む。 - 特許庁

A CPU overwrites the data 151-1 of a page 150 by using WDATA[K] 160 one by one in an order on the basis of a flash memory address stored in a RAM and repeats overwrite processing so as to update the data of the page 150 bit by bit.例文帳に追加

CPUは、RAMに記憶されているフラッシュメモリアドレスに基づいて、ページ１５０のデータ１５１−１にWDATA［K］１６０を１つずつ順番に用いて上書きさせていき、ページ１５０のデータが１ビットずつ更新するように上書き処理を繰り返す。 - 特許庁

In the display device, a signal control part receives an n+k bit first video signal per pixel from the external part and constitutes a second video signal from lower n bits of the first video signal.例文帳に追加

本発明によるディスプレイ装置では、信号制御部が、１画素当たりn＋kビットの第１映像信号を外部から受け、その第１映像信号の下位nビットから第２映像信号を構成する。 - 特許庁

At the time, an M renderer which is a free renderer is utilized and the rendering processing (703) of the K data of the page 3 is performed parallelly to the bit map image output processing (702) of the K data of the page 2.例文帳に追加

その際、空きレンダラであるＭレンダラを利用して、ページ３のＫデータのレンダリング処理（７０３）を、ページ２のＫデータのビットマップ画像出力処理（７０２）と並列に実行させる。 - 特許庁

Color shift correcting units 408C, M, Y, K convert coordinates in reading image data from bit map memories 406C, M, Y, K on the basis of the computed color shift correction amounts, respectively.例文帳に追加

色ずれ補正部４０８Ｃ、Ｍ、Ｙ、Ｋは、算出された色ずれ補正量に基づいてビットマップメモリ４０６Ｃ、Ｍ、Ｙ、Ｋからの画像データを読み出す座標を変換する。 - 特許庁

The table satisfies a condition being (a+b=k×N)(k is any integer, N is an integer equal to or more than 2, and N=4 in the example) when the bit length of an identification code C itself is defined as (a).例文帳に追加

当該テーブルでは、識別コードＣ自身のビット長をａとした場合、「ａ＋ｂ＝ｋ×Ｎ」（ｋは任意の整数，Ｎは２以上の整数，この例ではＮ＝４）なる条件を満たす。 - 特許庁

Without using a redundant bit, a DC component under the restriction of k=7 or 8 in the (1, k) RLL rule is suppressed by using a coding table, that is used for converting 4-bit into 6-bits.例文帳に追加

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を４ビットを６ビットに変換可能な符号化テーブルを用いて行う。 - 特許庁

After xN-bit path selection information for radix -2^x is input with respect to a shift register 81 per clock and the amount corresponding to input k is stored, the amount of path selection information (kxN bits) is written at an address of a path memory RAM 82.例文帳に追加

シフトレジスタ８１に対しては、radix-2^xのパス選択情報が１クロックあたりxNビットずつ入力され、k入力分蓄積された後、kxNビットのパス選択情報がまとめてパスメモリ用RAM８２の１アドレスに書き込まれる。 - 特許庁

The suppression of a DC component under the restriction of k=7 or 8 in the (1, k) RLL(run-length limited) rule is performed by using a coding table which can convert 4 bits into 6 bits without using a redundant bit.例文帳に追加

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を４ビットを６ビットに変換可能な符号化テーブルを用いて行う。 - 特許庁

A negative feedback path is provided from the output of the filter 18A to the second entry of the total node 19A for generating the k-bit expression showing the correction value of the DC offset component.例文帳に追加

負帰還路が、DCオフセット成分の補正値のkビット表現を生じさせるために、フィルタ18Aの出力から合計ノード19Aの第2の入力に至るまで設けてある。 - 特許庁

Then, a logical operation of AND between the output comparison result M-K-L and comparison result of a plurality of bits by other bit data comparator circuit is performed in the group of totaling circuits.例文帳に追加

そして、集計回路群において、出力された比較の結果M-K-Lと、他のビットデータ比較回路による複数ビットの比較の結果とのANDが論理演算される。 - 特許庁

Further, a pattern by k-(2^n-1) bits from high-order bits of the A pattern is employed for a pattern by k-(2^n-1) bits from the least significant bit of a pattern generated at the (m+1)th reference clock.例文帳に追加

また、Ａパターンの上位ビット側からｋ−（２^ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２^ｎ−１）ビット分のパターンとする。 - 特許庁

Ther the present number of sheets (k) is initialized (1605), the grade (n), the class (m) and the present number of sheets (k) are transferred to a printing pattern forming circuit, and then, a bit map is developed in a printing RAM in accordance with a previously set format (1606).例文帳に追加

そして、現在の部数ｋを初期化し（１６０５）、学年ｎ、クラスｍ、現在の部数ｋを印字パターン生成回路に渡し、既に設定したフォーマットに従って印字ＲＡＭへビットマップが展開される（１６０６）。 - 特許庁

For example, the system converts /a into an n-bit fixed-length address with "1" as the number 600 of components indicated with k bits and h(/a) as the hash value 670 of the prefix, indicated with n-k bits.例文帳に追加

例えば、システムは「／ａ」を、ｋビットで表される構成要素の数６００としての「１」とｎ−ｋビットで表されるプレフィックスのハッシュ値６７０としての「ｈ（／ａ）」とを有するｎビット固定長アドレスに変換する。 - 特許庁

A read circuit 100 reads k pieces (k is a natural number) of data from bit lines BL1-BLk prepared for each column of memory cells arranged in a matrix form and outputs as serial data DS.例文帳に追加

リード回路１００は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインＢＬ１〜ＢＬｋからｋ個（ｋは自然数）のデータを読み出し、シリアルデータＤＳとして出力する。 - 特許庁

When setting the encode rate ER in terms of the bit rate, an integer (k) is selected from among measures of (number of reference clocks for one second fCLK × number of bits in one packet), and equation TPC=k/fLCK is set.例文帳に追加

エンコードレートＥＲをビットレートで設定する場合には、（１秒間の基準クロック数ｆＣＬＫ×１パケットのビット数）の約数の中から整数ｋを選択し、ＴＰＣ＝ｋ／ｆＣＬＫとする。 - 特許庁

Each segment is split into two division vectors (DV1 and DV2, DV3 and DV4, and DV5 and DV6) at a prescribed division ratio 'm:n' or 'k:1' corresponding to 1 bit code '1' or '0' desired to be embedded there.例文帳に追加

各セグメントを、そこに埋め込みたい１ビットコード「１」又「０」に対応した所定の分割比「m:n」又は「k:l」で、２つの分割ベクトル（DV1とDV2、DV3とDV4、DV5とDV6）に分割する。 - 特許庁

In a performance constitution of scalar multiplication summation operation kP+lQ in elliptic curve cryptography, the scalar multiplication summation operation is carried out by applying a JRF expression scalar value wherein the combination of bits (k_i, l_i) at the bit position corresponding to the scalar values k and l is set as (k_i, l_i)=(0, ±1) or (±1, 0).例文帳に追加

楕円曲線暗号におけるスカラー倍加算演算ｋＰ＋ｌＱの実行構成において、スカラー値ｋ，ｌの対応ビット位置のビットの組み合わせ（ｋ_ｉ，ｌ_ｉ）を、（ｋ_ｉ，ｌ_ｉ）＝（０，±１）または（±１，０）としたＪＲＦ表現スカラー値を適用してスカラー倍加算の演算を実行する。 - 特許庁

A transmitter includes a plurality of encoders configured to receive source bit streams from (m) information sources, each of the plurality of encoders including identical (n, k) low-density parity check (LDPC) codes of code rate r=k/n, where (k) is a number of information bits and (n) is codeword length.例文帳に追加

送信機は、ｍ個の情報源からソースビットストリームを受信するように構成された複数の符号化器を含み、複数の符号化器のそれぞれは、ｋが情報ビットの数、ｎが符号語長であるとして、符号化率ｒ＝ｋ／ｎの同一の（ｎ，ｋ）低密度パリティチェック（ＬＤＰＣ）符号を含む。 - 特許庁

The selector line selectively outputs all m-bits of the weight number setting resistor or the m-bits in which 0 is added by k-bits to the highest-order side of the (m-k) bits except the k-bit of the lowest-order to the weight control circuit 115 according to a clock selection signal S0 showing the change of clock frequency.例文帳に追加

セレクタ列はクロック周波数の変化を示すクロック選択信号Ｓ０により、ウエイト数設定レジスタの全ｍビットか最下位のｋビットを除く（ｍ−ｋ）ビットの最上位側に０をｋビット加えたｍビットかを選択してウエイト制御回路１１５へ出力する。 - 特許庁

The substitute coding string consists of byte data having K bytes and only prescribed bit data in the byte data corresponding to the coded byte order number Q are set to "1" and all other bit data are set to "0".例文帳に追加

代替符号列は、Ｋバイトのバイトデータからなり、符号化バイト順序番号Ｑに対応したバイトデータにおける所定のビットデータのみ「１」、その他のビットデータが全て「０」とされたものである。 - 特許庁

A bit weighting section 110 decides a weighting coefficient k(n) by each bit of the known symbol, on the basis of the phase ψ and by using the characteristics of a gray code.例文帳に追加

ビット重み付け部１１０は、位相φを基にかつグレイ符号の特性を利用して、既知シンボルのビット毎の重み付け係数ｋ（ｎ）を決定する。 - 特許庁

A VBR assignment section 31 calculates a VBR target code amount BIT_VBR(n) by multiplying a coefficient k by an estimated prediction residual PRED(n) from a prediction residual estimation section or by using a function f(PRED(n)).例文帳に追加

VBR割り当て部３１は、予測残差予想部からの予想予測残差PRED(n)に係数ｋを乗算するか、関数ｆ（PRED(n)）を用いてVBR目標符号量BIT_VBR(n)を算出する。 - 特許庁

In a ciphering device 100, M is a plain sentence having (t) bits and a random number generator 101 generates a (k) bit random number R and a one bit random number (r).例文帳に追加

暗号化装置１００において、ｔビットの平文をＭとし、乱数発生器１０１よりｋビットの乱数Ｒ及びｌビットの乱数ｒを発生させる。 - 特許庁

A DCT section 13 calculates an i-th DCT coefficient FBi[i] and a bit stream processing section 14 converts the DCT coefficient Fbi[i] into a bit stream dk (k=1-11).例文帳に追加

抽出されたブロックはＤＣＴ部１３で第ｉ番目のＤＣＴ係数ＦBi[i] が計算され、該ＤＣＴ係数ＦBi[i] はビット列化部１４でビット列ｄk （ｋ＝１〜１１）に変換される。 - 特許庁

In a sample of a figure 3, since the K/L (%) satisfies the described condition at 52.6%, the input data previously converted to the trapezoid form is analyzed by a drawing circuit, and stored in a bit-up memory as a bit-up data.例文帳に追加

図３の例では、Ｋ／Ｌ（％）は、５２．６％で上記条件を満たすため、予めトラペゾイド形式に変換された入力データを描画回路で解析して、ビットマップデータとして、ビットマップメモリへ蓄積される。 - 特許庁

The link controller 100 is provided with a data formatter 300 which generates (N×I)-byte packetized data of M pieces of (K+L)-bit data obtained by adding L-bit dummy data to K-bit data and a packet generating circuit 320 which generates a packet having the packetized data inserted into a data field.例文帳に追加

リンクコントローラ１００は、Ｋビットのデータに対してＬビットのダミーデータを付加することで得られる（Ｋ＋Ｌ）ビットのデータが、Ｍ個ずつ集まった（Ｎ×Ｉ）バイトのパック化データを生成するデータフォーマッタ３００と、パック化データがデータフィールドに挿入されるパケットを生成するパケット生成回路３２０を含む。 - 特許庁

When there is a run length larger than the (k), a run length detector detects the run length and a bit inverter inverts a bit '0' into a bit '1' at the midpoint of the run length, to attain NRZI(non-return to zero inversion) modulation.例文帳に追加

ｋよりも大きなランレングスが発生した場合には、ランレングス検出器において、そのランレングスが検出され、ビット反転器において、ランレングスの中点でビット“０”からビット“１”への反転がなされ、ＮＲＺＩ変調される。 - 特許庁

A self-orthogonal encoding unit 110 encodes a self-orthogonal code, having a constriction length K and an interleave unit 130 rearranges a code word sequence so that the same modulation symbol includes an information bit of a moment (i) and a non-correlated bit of the information bit of the moment (i) in a multi-value modulation unit 150.例文帳に追加

自己直交符号化部１１０は、拘束長Ｋの自己直交符号の符号化を行い、インタリーブ部１３０は、多値変調部１５０において、同一の変調シンボルが、時点ｉの情報ビットと、時点ｉの情報ビットの無相関ビットを含むように、符号語系列の並び替えるようにした。 - 特許庁

The K-bit prefetch section decodes a column address in response to a second clock for accessing the memory cell array, and prefetches K data corresponding to the column address decoded from the memory cell connected to the activated word line.例文帳に追加

Ｋビットプリフェッチ部は、前記メモリセルアレイにアクセスするための第２クロックに応答してカラムアドレスをデコーディングして前記活性化されたワードラインに連結されたメモリセルから前記デコーディングされたカラムアドレスに対応するＫ個のデータをプリフェッチする。 - 特許庁

When the bit number of an error signal ERR2 is n, and the magnitude of the error signal ERR2 is a (a is an integer) in decimal notation, a pulse width modulator 14 generates a PWM signal Spwm as k pieces (k is two or larger integers) of continuous sub-pulse set.例文帳に追加

エラー信号ＥＲＲ２のビット数がｎであり、エラー信号ＥＲＲ２の大きさが１０進数表記でａ（ａは整数）であるとき、パルス幅変調器１４は、ＰＷＭ信号Ｓｐｗｍを連続するｋ個（ｋは２以上の整数）のサブパルスの集合として生成する。 - 特許庁