「level logic circuit」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The straight distance from a correcting circuit to a dummy cell is computed (step 104) by inputting logic data 111 of function level having logic corrected, logic information 112 on the dummy cell previously incorporated in logic data of gate level, and information 113 on the arrangement of the dummy cell or another logic cell in a mask layout.例文帳に追加

論理変更済の機能レベルの論理データ１１１と、あらかじめゲートレベルの論理データ中に組み込まれているダミーセルの論理情報１１２と、ダミーセルやその他の論理セルのマスクレイアウト上での配置情報１１３を入力して、修正回路からダミーセルまでの直線距離演算を実行する（ステップ１０４）。 - 特許庁

The conversion circuit converts the ECL level signal into a signal of the logic level adapting to the CMOS logic circuit with passing the ECL level signal through a current switch circuit 1, an emitter follower circuit 2 and a gate grounding PMOS amplifying circuit 3 to perform a level conversion at high speed by connecting a capacitor C1 between a source and a drain of a PMOS transistor MP1 in the circuit 3.例文帳に追加

論理レベル変換回路は、ＥＣＬレベル信号をカレントスイッチ回路１、エミッタフォロワ回路２、及びゲート接地ＰＭＯＳ増幅回路３を通すことによって、ＣＭＯＳ論理回路に適合する論理レベルの信号に変換するものであり、ゲート接地ＰＭＯＳ増幅回路３内のＰＭＯＳトランジスタＭＰ１のソース−ドレイン間にキャパシタＣ１を接続することにより、高速なレベル変換を行う。 - 特許庁

A driver 6 when receiving the binary logic signals 64, 62, and 61 through a bus level selecting circuit 5 converts the binary logic signals into analog signals of voltages having an amplitude e.2n-1, where (n) is the bus level of the binary logic signal and (e) is a reference voltage.例文帳に追加

ドライバ６は、バスレベル選択回路５を介して２値論理信号６４，６２，６１を受け取ると、その２値論理信号のバスレベルをｎ、基準電圧をｅとすると２値論理信号をｅ・２^n-1の振幅を持つ電圧のアナログ信号に変換する。 - 特許庁

To realize a semiconductor integrated circuit that includes a level conversion circuit having a high degree of permissibility of an element characteristic with low power consumption that converts a very small logic level such as about 0.5 V into about 1 V to 3 V being a conventional logic level.例文帳に追加

０．５Ｖ程度の非常に小さい論理レベルを通常の論理レベルである１Ｖから３Ｖ程度に変換する低消費電力で素子特性に対する許容度の大きいレベル変換回路を含む半導体集積回路の実現を図る。 - 特許庁

The output circuit block has a logic circuit, a power controller for controlling the power feed to the logic circuit according to the control signal, and an output circuit for outputting a signal corresponding to an output signal from the logic circuit during feeding power to the logic circuit, and at stoppage of power feed to the logic circuit, outputting a signal held a level provided when feeding power to the logic circuit.例文帳に追加

前記出力回路ブロックは、ロジック回路と、前記制御信号に従って前記ロジック回路への電力の供給を制御する電力制御部と、前記ロジック回路への電力供給時には、前記ロジック回路が出力する信号に応じた信号を出力し、前記ロジック回路への電力供給停止時には、前記ロジック回路への電力供給時に出力していた信号のレベルを保持して出力する出力回路とを有する。 - 特許庁

A logic circuit includes additional upper and lower MOS transistors for coupling external voltage supplies to internal voltage nodes instead of using PN diodes to clamp internal voltage at a level capable of maintaining data in the logic circuit.例文帳に追加

ＰＮダイオードの代わりに上部および下部のＭＯＳトランジスタを追加することにより、外部電圧源を内部電圧ノードに結合し、論理回路でデータを維持できるレベルへと内部電圧をクランプする。 - 特許庁

On the outside of the RESURF region 24, a second logic circuit region is formed, which is applied with the driving voltage level required for driving a second logic circuit 22 with respect to the ground potential.例文帳に追加

ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。 - 特許庁

The level shift circuit comprises a timing control circuit 1, a charging circuit 2, a discharging circuit 3, and an output signal generating circuit 6 including a voltage holding circuit 4 and a logic matching circuit 5.例文帳に追加

レベルシフト回路は、タイミング制御回路１と、充電回路２と、放電回路３と、電圧保持回路４と論理合わせ回路５とを有する出力信号生成回路６とを備えている。 - 特許庁

The level shift circuit 1 includes a D latch 70 that holds the logic level of the level shift signal A immediately before abnormal operation detection and generates and outputs the output signal OUT at a voltage level corresponding to the held logic level, when the XOR gate 60 detects the abnormal operation in the level shift circuit 1.例文帳に追加

また、レベルシフト回路１は、ＸＯＲゲート６０によって当該レベルシフト回路１の動作異常が検出されるとき、その動作異常が検出される直前のレベルシフト信号Ａの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号ＯＵＴを生成出力するＤラッチ７０を備える。 - 特許庁

A description level optimizing section 6 retrieves whether or not the hierarchical logic circuit information contains the syntax of condition branching processing and inserts dummy circuit description into the hierarchical logical information of the adjacent hierarchy so that a logic analyzing section 7 may perform logic analysis on the combination of input signals.例文帳に追加

記述レベル最適化処理部6は階層論理回路情報が条件分岐処理の構文を含むか否かの検索を行い、論理解析部7が入力信号「c1」,「c2」,「c3」の互いの組み合わせの論理解析を行えるようにダミーの回路記述を、隣接階層の階層論理情報へ挿入する。 - 特許庁

Then a discrimination circuit 8 receives the error correction data generated by the error correction data generating circuit to generate a signal that identifies those cases that the number of bits at a specific logic level configuring the error correction data is zero, or the number of bits of the specific logic level is a prescribed number that is one or over, or a number of bits of the specific logic level is more than the prescribed number.例文帳に追加

そして、判定回路８は、誤り訂正データ生成回路が生成した誤り訂正データを入力とし、誤り訂正データを構成する特定論理レベルのビットの数が零である場合と、特定論理レベルのビットの数が１以上の所定数である場合と、特定論理レベルのビットの数が所定数より大きい場合とを識別する信号を生成する。 - 特許庁

The level shift circuit 1 includes an XOR gate 60 for detecting that the logic level of an input signal IN (to be exact, level shift signal A) becomes the same as that of an inverted signal B at the level shift of the output signal OUT as an abnormal operation in the level shift circuit 1.例文帳に追加

レベルシフト回路１は、入力信号ＩＮ（正確にはレベルシフト信号Ａ）及び反転信号Ｂの論理レベルが出力信号ＯＵＴのレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路１の動作異常として検出するＸＯＲゲート６０を備える。 - 特許庁

A divider/gate circuit 108 produces a gate signal 110 that is at a substantially steady state null level when the control signal SS-CONT is at the first logic level and that oscillates at a local clock frequency when the control signal SS-CONT is at the second logic level.例文帳に追加

分周ゲート回路１０８は、制御信号ＳＳ−ＣＯＮＴが第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、制御信号ＳＳ−ＣＯＮＴが第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号１１０を生成する。 - 特許庁

In general, if we have an N level logic circuit, then we will need to divide the rods into N groups numbered from 1 to N. 例文帳に追加

一般に、nレベル論理回路が与えられたとすると、そのロッドを1からnまでに番号をつけたn個のグループに分ける必要があろう。 - コンピューター用語辞典

A latch circuit 10 latches the logic level of the data bus 2 at the timing prescribed by a clock CLK.例文帳に追加

ラッチ回路１０は、データバス２の論理レベルをクロックＣＬＫで規定されるタイミングでラッチする。 - 特許庁

A selector circuit 14 selects one digital signal correlated with a logic level of a selection signal Ssel, out of the digital signals SIG1-SIGn.例文帳に追加

セレクタ回路１４は、デジタル信号ＳＩＧ１〜ＳＩＧｎから、選択信号Ｓｓｅｌの論理レベルに対応付けられたひとつを選択して出力する。 - 特許庁

The logic circuit 2 maintains high-level status, holding the captured magnetic quantum, when the set pulse S is input in it.例文帳に追加

論理回路２は、セットパルスＳが入力されると捕獲した磁束量子を保持して高レベル状態を維持する。 - 特許庁

To provide a light emitting element driving circuit with simple configuration which dispenses with a Zener diode reducing the voltage level of a logic IC.例文帳に追加

ロジックＩＣの電圧レベルを低減するためのツェナーダイオードを不要にし、さらに構成を簡単にした発光素子駆動回路である。 - 特許庁

By using a designing tool, the boundary cells are inserted into the boundary regions after a logic circuit level net list is generated.例文帳に追加

設計ツールを使用して、論理回路レベルのネット・リストを生成した後に、境界セルを境界領域に挿入する。 - 特許庁

To convert a model of a logic circuit block described detailedly on an RT level into a model having a high abstract degree with no time concept included.例文帳に追加

ＲＴレベルで詳細に記述された論理回路ブロックのモデルを時間概念を含まない抽象度の高いモデルに変換する。 - 特許庁

A first edge detection circuit 2 holds the logic level outputted when the change point of the signal 102 outputted from the buffer 1 is detected.例文帳に追加

第１のエッジ検出回路２は、バッファ１から出力された信号１０２の変化点を検出したとき出力する論理レベルを保持する。 - 特許庁

The logic circuit part is not provided with any wiring layer at the portion in the same level as that of the drain/drain connection layers 31a and 31b.例文帳に追加

ロジック回路部は、ドレイン−ドレイン接続層３１ａ、３１ｂと同じレベルの位置に、配線層を有さない。 - 特許庁

Further, when the control circuit sets the switch control signal with a combination of an inverted logic level, a state reverse to the above mentioned state takes place.例文帳に追加

また、制御回路が逆の論理レベルの組合せのスイッチ制御信号を設定すると、上述の状態とは逆の状態が発生する。 - 特許庁

When the light emission signal ALLEM is in the low level, a logic circuit 200 controls a driving transistor Td in accordance with a value of a data signal D.例文帳に追加

発光信号ＡＬＬＥＭがローレベルの場合は、論理回路２００は、データ信号Ｄの値に応じて駆動トランジスタＴｄを制御する。 - 特許庁

The operation specification of an optional function 16 is switched according to the logic level outputted by the determination circuit LT.例文帳に追加

オプション機能部１６は、判定回路ＬＴが出力する論理レベルに応じて、動作仕様が切り替わる。 - 特許庁

The unit register circuit configured with transistors of a different conductivity type is interconnected alternately by inverting a logic level of the fixed voltage.例文帳に追加

導電型の異なるトランジスタで構成される単位レジスタ回路を、固定電圧の論理レベルを反転させて、交互に接続する。 - 特許庁

To provide a system for transistor level measurement of circuit timing information directly related to switching (logic transitions) of transistors.例文帳に追加

トランジスタの切り替え（論理遷移）に直接関係する回路タイミング情報を、トランジスタ・レベルで測定するシステムを提供する。 - 特許庁

An inverter inverts the logic level of a request signal and supplies the arithmetic result to an OR circuit.例文帳に追加

インバータは、（ロ）に示す要求信号の論理レベルを反転させ、（ハ）に示す演算結果をＯＲ回路に供給する。 - 特許庁

To provide an EEPROM having a write-in/read-out circuit in which a cache function and a multi-level logic operation function can be realized in optimum conditions.例文帳に追加

キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え／読み出し回路を持つＥＥＰＲＯＭを提供する。 - 特許庁

To provide an EEPROM in which a cache function and a multi-level logic operation function can be achieved respectively with optimum conditions and which has a rewrite/read circuit.例文帳に追加

キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え／読み出し回路を持つＥＥＰＲＯＭを提供する。 - 特許庁

To reduce the difference from an actual characteristic by using effective capacitance and effective resistance corresponding to the characteristic of a gate level of a logic circuit to be calculated.例文帳に追加

算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくする。 - 特許庁

The density correction texture removing logic circuit 55 sets the texture removing level for a page under processing to an internal register and applies the texture removing processing to the image information by using contents of the register.例文帳に追加

これら画像処理を施した後に、格納若しくは伝達された地肌除去レベルを用いて地肌除去処理を行う。 - 特許庁

To solve a problem of an uncertain logic level caused by the loss in one power supply in a dual power supply CMOS integrated circuit.例文帳に追加

２電源ＣＭＯＳ集積回路における一方電源のロスによって引き起こされる不確定論理レベルの問題を解決する。 - 特許庁

To provide a technology of decreasing a minimum voltage of a battery power supply at which a signal output circuit outputs a signal with a prescribed logic level.例文帳に追加

信号出力回路が所定の論理レベルの信号を出力できる電池電源の最低電圧を下げる。 - 特許庁

To stabilize an output level by changing a resonance frequency of noise to suppress the effect thereof in a CML (current mode logic) circuit.例文帳に追加

ＣＭＬ回路において、ノイズの共振周波数を変更してその影響を抑え、出力レベルを安定化させる。 - 特許庁

To provide an optical reception circuit for suppressing deterioration in the reception sensitivity or the like caused by changing a threshold voltage of a logic level detection section.例文帳に追加

論理レベル検出部の閾値電圧を変化することによる受信感度の劣化等を抑えた光受信回路を提供する。 - 特許庁

At this time, while the signal is clamped by the clamp circuit 18, the level-shifted signal is further shifted in level to the negative power side by the level shift circuit 16 to generate a signal of ECL level across the terminating resistance 24 through the transmission line 22, so that the signal is applied to an ECL logic circuit 26.例文帳に追加

その際にその信号をクランプ回路１８でクランプしつつ、レベルシフトされた信号をレベルシフト回路１６でさらに負電源側にレベルシフトし、ＥＣＬレベルの信号を伝送線路２２を介して終端抵抗２４の両端に生じさせてＥＣＬロジック回路２６に印加する。 - 特許庁

A semiconductor integrated circuit 1A includes: an input buffer 11 which attenuates amplitude of a noise component in an input signal IN to output a noise removal signal OUT; and logic circuits 12, 13 which latch logic signals according to change of a logic level of the noise removal signal OUT when the logic level changes.例文帳に追加

半導体集積回路１Ａは、入力信号ＩＮ中のノイズ成分の振幅を減衰させてノイズ除去信号ＯＵＴを出力する入力バッファ１１と、ノイズ除去信号ＯＵＴの論理レベルが変化したときに、この論理レベルの変化に応じて論理信号をラッチする論理回路１２，１３とを備える。 - 特許庁

The defective of the evaluation wiring and the defectives besides that can be discriminated easily by writing the specified logic level (an expected value) from the input circuit and reading the logic level latched to the latch circuit under the state, thus shortening the development period of the semiconductor manufacturing process.例文帳に追加

この状態で、入力回路から所定の論理レベル（期待値）を書き込み、ラッチ回路にラッチされた論理レベルを読み出すことで、評価用配線の不良と、それ以外の不良とを容易に判別でき、半導体製造プロセスの開発期間を短縮できる。 - 特許庁

As to a threshold element circuit network used for a variable logic section of a reconfigurable device, multi-level data is used as configuration data constituting the function capability of the logic function, and simultaneously, the number of threshold elements in the threshold element circuit network is reduced by using multi-level data for input variables.例文帳に追加

再構成可能デバイスの可変論理部に適用されるしきい素子回路網について、論理関数機能を構成する構成データとして、多値データを用いると同時に、入力変数にも、多値データを用いることによって、しきい素子回路網におけるしきい素子数を低減するものである。 - 特許庁

An address signal is inputted to the address latch circuit 4 in a period when the bit line pre-charge signal is at a first logic level, and an address signal inputted to the address latch circuit 4 is held in a period when the bit line pre-charge signal is at second logic level.例文帳に追加

ビット線プリチャージ信号が第１論理レベルの期間にアドレスラッチ回路４にアドレス信号が入力され、ビット線プリチャージ信号が第２論理レベルの期間にアドレスラッチ回路４に入力されたアドレス信号が保持される。 - 特許庁

To provide a logic model creation method capable of performing logic simulation at the function level of the whole circuit including the standby state and operative state of a CMOS circuit for making MTCMOS or at the gate level without correcting the description of the CMOS circuit describing the function level specifications or gate level specifications during normal operation.例文帳に追加

通常動作時の機能レベル仕様又はゲートレベル仕様が記述されたＣＭＯＳ回路の記述には修正を加えることなく、ＭＴＣＭＯＳ化するＣＭＯＳ回路の待機状態および動作状態を含めた回路全体の機能レベル又はゲートレベルでの論理シミュレーションを行うことができる論理モデル作成方法を提供する。 - 特許庁

Then logic synthesis is carried out (step 105) so as to obtain logic data 116 of gate level used for the layout by using the dummy cell closest to the correcting circuit according to the information obtained through the straight distance computation (step 104).例文帳に追加

次に、直線距離演算（ステップ１０４）で得られた情報に基づき、修正回路に最も近接したダミーセルを用いてレイアウトに使用するゲートレベルの論理データ１１６を得るように論理合成する（ステップ１０５）。 - 特許庁

A correction circuit 4 amplifies the received HD-SDI signal and corrects the deteriorated frequency characteristic to convert the signal into a logic level such as the PECL (Positive Emitter Coupled Logic).例文帳に追加

補正回路４は、入力されたＨＤ−ＳＤＩ信号の増幅と劣化した周波数特性の補正とを行い、ＰＥＣＬ等の論理レベルに変換する。 - 特許庁

A logic circuit is structured by a 74HCT type CMOS gate element 10 of Hi level input voltage VIH=2 V(min) and Lo level input voltage VIL=0.8 V(max) in correspondence to a TTL level input (0 to 5 V).例文帳に追加

TTLレベル入力（0〜5V）に対応しHiレベル入力電圧V_IH＝2V(min)、Loレベル入力電圧V_IL ＝0.8V(max)の74HCTタイプCMOSゲート素子10によってロジック回路を構成する。 - 特許庁