「memory access cycle」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When memory accesses from access sources 1 and 2 compete with respect to the RAM 3, a memory access from the access source 2 is delayed by the memory access arbitration circuit 10 within the access cycle, and arbitration is performed so that the memory access to the RAM 3 is made before the next memory access.例文帳に追加

ＲＡＭ３に対してアクセス元１、２からのメモリアクセスが競合した場合、メモリアクセス調停回路１０によって、アクセス元２からのメモリアクセスを、そのアクセスサイクル内で遅延させて、次のメモリアクセスまでにＲＡＭ３に対してメモリアクセスが行われるように調停する。 - 特許庁

A cache control unit 2, according to the status of access from a CPU 80 to a cache memory 50, switches between a two-cycle access mode and a one-cycle access mode.例文帳に追加

キャッシュ制御部２は、ＣＰＵ８０からキャッシュメモリ５０へのアクセスの状況に応じて、２サイクルアクセスモードと１サイクルアクセスモードとを切り替える。 - 特許庁

To shorten the access cycle time of a semiconductor memory having an error correction function.例文帳に追加

エラー訂正機能を有する半導体メモリのアクセスサイクル時間を短縮する。 - 特許庁

Thereby the cache memory 100 operates in a high-power-consumption one-cycle access mode.例文帳に追加

これにより、キャッシュメモリ１００は、高消費電力の１サイクルアクセスモードで動作する。 - 特許庁

Thereby the cache memory 100 operates in a low-power-consumption, two-cycle access mode.例文帳に追加

これにより、キャッシュメモリ１００は、低消費電力の２サイクルアクセスモードで動作する。 - 特許庁

To improve access cycle time of a dynamic random access memory (DRAM) system having a plurality of memory cells constituted of rows and columns.例文帳に追加

ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムのアクセス・サイクル・タイムを向上させる。 - 特許庁

When a successive counter value of a memory access cycle (normal DMA cycle) other than a CPU memory access cycle via the DMA transfer system becomes a set value, a priority of a CPU memory access request via the DMA transfer system is lowered or the request is masked.例文帳に追加

ＤＭＡ転送装置経由ＣＰＵメモリアクセスサイクル以外のメモリアクセスサイクル（通常のＤＭＡサイクル）の連続計数値が設定値となったときに、ＤＭＡ転送装置経由ＣＰＵメモリアクセス要求の優先順位を下げ、あるいは当該要求をマスクする。 - 特許庁

Arbiter logic may control which processing unit accesses which memory section in each memory access cycle.例文帳に追加

アービタ論理は、各メモリアクセスサイクルにおいて、どの処理装置がどのメモリセクションにアクセスするかを制御することができる。 - 特許庁

To reduce a circuit size by reducing performance deterioration of a CPU to shorten an access cycle to a memory, if two or more access sources to the memory exist, in a memory access control circuit capable of performing access control to the memory.例文帳に追加

メモリへのアクセス制御を行うことが可能なメモリアクセスコントロール回路において、メモリへのアクセス元が複数存在する場合は、ＣＰＵのパフォーマンスの低下を低減させることにより、メモリへのアクセスサイクルを低減し、回路規模を削減する。 - 特許庁

When the Disk Controller 6 asserts a special cycle instruction signal 30 indicating to be the access to the memory present in the memory hole, the access to the memory space is distributed to the access to a DRAM 3b not available usually.例文帳に追加

またＤｉｓｋ Ｃｏｎｔｒｏｌｌｅｒ６がメモリホール領域に存在するメモリへのアクセスであることを示す特殊サイクル指示信号３０をアサートした場合、通常使用できないＤＲＡＭ３ｂへのアクセスに振り分けられる。 - 特許庁

In every cycle, occurrence of a memory access penalty is checked (S101), and only if there is no memory access penalty, a CPU model is executed (S202).例文帳に追加

１サイクル毎に、メモリアクセスペナルティの発生の有無を確認し（Ｓ１０１）、メモリアクセスペナルティが発生していない場合のみ、ＣＰＵモデルを実行する（Ｓ２０２）。 - 特許庁

To provide a semiconductor memory in which a cycle time can be shortened by increasing operation speed of address access.例文帳に追加

アドレスアクセスを高速化してサイクルタイムを短縮できる半導体記憶装置を提供する。 - 特許庁

The access cycle storage part 151 stores the number of cycles of the memory to which the corresponding entry corresponds.例文帳に追加

このアクセスサイクル数保持部１５１では、対応するエントリが対応するメモリのサイクル数を保持する。 - 特許庁

As a result, the access cycle time of the semiconductor memory having the error correcting function can be reduced.例文帳に追加

この結果、エラー訂正機能を有する半導体メモリのアクセスサイクル時間を短縮できる。 - 特許庁

To shorten an access cycle time in a semiconductor memory performing automatic refresh operation.例文帳に追加

リフレッシュ動作を自動的に実行する半導体メモリにおいて、アクセスサイクル時間を短縮する。 - 特許庁

This memory controller for controlling access from a CPU to a memory is provided with: a memory diagnosing means for accessing the memory for diagnosis; an information setting means for setting cycle information corresponding to a load state from the CPU; and a cycle adjusting means for adjusting a cycle for memory access by a memory diagnosing means based on the cycle information of the information setting means.例文帳に追加

ＣＰＵからメモリへのアクセスを制御するメモリコントローラに、メモリをアクセスして診断するメモリ診断手段を有するメモリコントローラにおいて、ＣＰＵから負荷状態に応じた周期情報を設定される情報設定手段と、情報設定手段の周期情報に基づいてメモリ診断手段がメモリをアクセスする周期を調整する周期調整手段を有する。 - 特許庁

To speed up a random access cycle by shortening a finish time of write operation into a memory cell in a semiconductor memory.例文帳に追加

半導体記憶装置において、メモリセルに対する書き込み動作の完了時間を短縮し、ランダムアクセスサイクルの高速化を図る。 - 特許庁

To provide a test system for an address multiplexer memory with a serial access function in which an input cycle is simplified.例文帳に追加

入力サイクルが簡素化されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を提供する。 - 特許庁

According to the method, the memory access of the processor 120 to the memory 140 of the processor 110 is limited to one cycle, and memory sharing is realized in a fixed waiting time regardless of the difference of memory access speed.例文帳に追加

この方法によれば、第１プロセッサ１１０のメモリ１４０に対する、第２プロセッサ１２０のメモリアクセスは１サイクルに限定され、メモリアクセス速度の差に無関係に一定の待ち時間でメモリ共有が実現される。 - 特許庁

The memory interface is capable of reading/storing a subsequence of data items from a sequence of consecutive data items within a single memory access cycle.例文帳に追加

このメモリインターフェースは、連続するデータアイテムのシーケンス内のデータアイテムのサブシーケンスを１回のメモリアクセス周期で読み出し／格納できる。 - 特許庁

To improve operation performance of a semiconductor memory and a memory built-in LSI using word decoder being superior for access performance and cycle performance.例文帳に追加

アクセス性能やサイクル性能に優れたワードデコーダを用いて、半導体メモリやメモリ内蔵ＬＳＩの動作性能の向上を図る。 - 特許庁

One cycle of write access and read access for image data is performed for the image memory area with a plurality of pixels in a horizontal direction as a unit.例文帳に追加

画像メモリ領域に対して、水平方向の複数画素単位で、画像データの書き込みアクセスおよび読み出しアクセスの１サイクルを行なう。 - 特許庁

An access time since read access is started until write data to an external memory 4 and read data from the external memory 4 are matched is measured by a measuring unit 6 and a comparator 7 in a memory access adjusting device 5 of a system controller 100, and a memory access controller 3 automatically sets the wait cycle corresponding to the memory specification of the external memory 4 based on the result.例文帳に追加

システムコントローラ１００のメモリアクセス調整装置５内の計測器６、および比較器７により、リードアクセスを開始してから、外部メモリ４へのライトデータと外部メモリ４からのリードデータとが一致するまでのアクセスタイムを計測し、メモリアクセス制御装置３が、その結果に基づいて、外部メモリ４のメモリスペックに応じたウエイトサイクルを自動的に設定する。 - 特許庁

To reduce access cycle time without enlarging a chip size in a semiconductor memory having an error correcting function.例文帳に追加

エラー訂正機能を有する半導体メモリにおいて、チップサイズを大きくすることなくアクセスサイクル時間を短縮する。 - 特許庁

The memory area to be refreshed without lowering the execution efficiency of the access cycle can be changed since insertion of an excessive operation cycle is unnecessary.例文帳に追加

余分な動作サイクルを挿入する必要がないため、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。 - 特許庁

To provide a synchronous memory access adjustment circuit and an adjustment method thereof capable of achieving stable access even for a delay of a clock cycle or more with a simple configuration.例文帳に追加

簡略な構造で、クロック周期以上の遅延に対しても安定したアクセスを実現する同期メモリアクセス調整回路及び調整方法を提供する。 - 特許庁

To provide a memory device provided with SDRAM in which access speed is increased by setting the number of times of burst access at the time of initialization at which burst access based on burst length for performing burst access is set in a read/write cycle, in a memory device provided with SDRAM performing burst access.例文帳に追加

バーストアクセスを行うＳＤＲＡＭを備えたメモリ装置において、バーストアクセスを行うためのバースト長に基づくバーストアクセスをリード／ライトサイクルで設定する初期化時にそのバーストアクセスの回数を設定するようにして、アクセスの高速化を図ったＳＤＲＡＭを備えたメモリ装置を提供する。 - 特許庁

To reduce a power consumption by changing a memory area to be refreshed without lowering an execution efficiency of an access cycle.例文帳に追加

アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更し、消費電力を削減する。 - 特許庁

To improve performance while reducing a memory access cycle by increasing an access frequency in the same row address after dividing a memory holding image data of each color into strip-like regions of a burst unit of DMA.例文帳に追加

各色の画像データを保持するメモリをＤＭＡのバースト単位の短冊状の領域に分割し、同一ローアドレス内のアクセス頻度を上げることでメモリアクセスサイクルを短縮し、パフォーマンス向上を図る。 - 特許庁

To enable processing a refresh-cycle and an external read/write access cycle in parallel in a dynamic type memory device to/from which data is inputted/outputted to the outside through a data buffer register.例文帳に追加

データ・バッファ・レジスタを介して外部とデータを入出力するダイナミック型メモリ装置において、リフレッシュ・サイクルと外部リード/ライト・アクセス・サイクルとを並行処理可能にする。 - 特許庁

To provide a semiconductor memory in which a refresh cycle cannot be seen from the outside, the delay of data access time due to the refresh cycle is shortened.例文帳に追加

本発明は、外部からリフレッシュサイクルが見えず、かつリフレッシュサイクルによるデータアクセス時間の遅れを短縮する半導体記憶装置を提供することを目的とする。 - 特許庁

Since no access is made to the memory cell array during the burst transfer cycle, the ECC processing does not cause a delay in the reading/writing processing.例文帳に追加

バースト転送サイクル内において、メモリ・セル・アレイへのアクセスがないので、ＥＣＣ処理がリード／ライト処理に遅延を生じさせない。 - 特許庁

The memory controller 10 connected to the plurality of memories 20, 30 including the memory 20 requiring refresh operation in a prescribed cycle includes an operation cycle setting part for setting the refresh operation cycle of one memory 20 requiring the refresh operation to different cycles before accessing to the memory 30 different from the memory 20 and after the access.例文帳に追加

所定の周期でリフレッシュ動作が必要なメモリ２０を含む複数のメモリ２０、３０に接続されるメモリコントローラ１０において、リフレッシュ動作が必要な一のメモリ２０とは異なる他のメモリ３０へのアクセス前と該アクセス後とでは、一のメモリ２０のリフレッシュ動作周期を異なる周期に設定する動作周期設定部を備える。 - 特許庁

Concretely, in the memory, the relieving processing of the defective cell is executed by executing the cell check of a sector different from an access sector in an erasure/write-in processing cycle to a memory cell array 11.例文帳に追加

具体的には、メモリ・セル・アレイ１１への消去・書き込み処理サイクルにおいて、アクセス・セクタと異なるセクタのセル検査を実行し、不良セルの救済処理が実行される。 - 特許庁

Access to the dynamic frequency scaling cache memory in an idle time of a single low-frequency dynamic frequency scaling clock cycle is disclosed.例文帳に追加

単一低周波ダイナミック周波数スケーリングクロックサイクルの休止時間中にダイナミック周波数スケーリングキャッシュメモリへのアクセスが開示される。 - 特許庁

The minimum number of memory banks for storage of the multiple copies of the given data item is selected as a function of a random cycle time and a random bank access delay of the memory banks, e.g. as an integer greater than or equal to a ratio of the random cycle time to the random bank access delay.例文帳に追加

与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。 - 特許庁

To provide a nonvolatile random access memory device, wherein a voltage for write-in and erasing of electric charge is lower for improved cycle possibility.例文帳に追加

電荷の書込みおよび消去が可能な電圧を低くし、サイクル可能性を向上させた不揮発性ランダム・アクセス・メモリ・デバイスを提供する。 - 特許庁

To provide a semiconductor storage device which can perform precharge of a bit line at high speed and shorten cycle time of access operation of a memory cell.例文帳に追加

ビット線のプリチャージを高速に行い、メモリセルのアクセス動作のサイクル時間を短縮することができる半導体記憶装置を提供する。 - 特許庁

By providing an access queue holding circuit 18 for holding an access queue for starting a memory read cycle to the memory and a buffer number holding circuit 19 for holding a buffer number at that time, the access queue of the memory read cycle is prevented from being lost and reference is enabled without competition in the empty buffer number of a data buffer common for write and read processing.例文帳に追加

メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。 - 特許庁

The interleaving access includes a clock signal having a first cycle and a second cycle for accessing the first and second memory cells respectively, wherein the second cycle enables the first local control circuit to trigger a first transition of a first read column select signal RSSL for accessing the first memory cell.例文帳に追加

インターリービングアクセスは、第一周期と第二周期を有するクロック信号を含み、それぞれ第一及び第二メモリセルにアクセスし、第二周期は、第一ローカル制御回路を有効にして、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移をトリガーすることを可能にする。 - 特許庁

In the field memory which performs reading/writing in a one-field unit, previous field data is read from a selection memory region during the time of one access cycle and the next field data is written therein.例文帳に追加

読出し／書込みを１フィールド単位で行うフィールドメモリにおいて、１アクセスサイクルの間に、選択メモリ領域から前フィールドデータを読出し、そこに次のフィールドデータを書込む。 - 特許庁

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

A precharge signal generation circuit 50 outputs precharge signals including pulses, in the first mode, for each cycle in which access is made to a data register 23; and generates precharge signals which mask signals including pulses, in the second mode, for each cycle in which access is made to the data register 23 in case that access is designated to a memory cell except a prescribed memory cell of the data register 23.例文帳に追加

プリチャージ信号生成回路５０は第１のモードにおいてデータレジスタ２３に対するアクセスサイクルごとにパルスを含むプリチャージ信号を出力し、第２のモードにおいてデータレジスタ２３の所定のメモリセル以外のメモリセルに対するアクセスが指定された場合にデータレジスタ２３にアクセスサイクルごとにパルスを含む信号をマスクしたプリチャージ信号を生成する。 - 特許庁

A register control circuit writes the inhibiting block information into the refresh register in accordance with an input from the outside during the access cycle of any one of the memory blocks.例文帳に追加

レジスタ制御回路は、メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じてリフレッシュレジスタに禁止ブロック情報を書き込む。 - 特許庁

The master devices set only a data bit portion corresponding to a quartered memory area of the data to be transmitted to a data control device as effective data, perform an access wait operation according to the even/odd cycle of the same address as the normal mode, and access the half area of the memory.例文帳に追加

マスターデバイスがデータ制御装置に送るデータのうちメモリ領域を４分割したデータビット分のみを有効なデータとし、ノーマルモードと同様のアドレスの偶数・奇数サイクルによりアクセス・ウエイト動作を行い、メモリの半分の領域にアクセスする。 - 特許庁