「memory testing」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

To provide a semiconductor-testing device capable of successively storing, in a normal order, code data being continuously outputted from a DUT (a device to be tested) in an interleave type digital capture memory without depending on the conditions of a pattern program.例文帳に追加

ＤＵＴから連続的に出力されるコードデータを受けてインターリーブ方式のデジタル・キャプチャー・メモリへの格納をパターンプログラムの条件に依存することなく正常な順番で順次格納可能とする半導体試験装置を提供する。 - 特許庁

In the test circuit of the device 400 equipped with the nonvolatile memory 402, an external reset control section 410 generates an internal reset signal 414 by masking the external reset signal 222 for a predetermined period, and a CPU 401 controls an execution of a self-testing and a write of this test result to the nonvolatile memory 402 based on the internal reset signal 414.例文帳に追加

不揮発性メモリ４０２を備えたデバイス４００のテスト回路であって、外部リセット制御部４１０は外部リセット信号２２２を所定の期間マスクして内部リセット信号４１４を生成し、ＣＰＵ４０１は内部リセット信号４１４に基づいて、自己試験の実行とその結果の不揮発性メモリ４０２への書き込みとを制御する。 - 特許庁

The semiconductor memory device having a function of masking a high-order or a low-order bit of all the bits of write data during a normal operation includes a mask control circuit for masking all the bits of the write data during a testing operation.例文帳に追加

書き込みデータの全ビットのうち上位ビット或いは下位ビットのいずれかを通常動作時にマスク可能な機能を有する半導体記憶装置は、テスト動作中は書き込みデータの全ビットをマスク可能にするマスク制御回路を含むことを特徴とする。 - 特許庁

To provide a signal measurement apparatus which performs a timing adjustment for storing data obtained by sampling and converting analog signals through a plurality of A/D converters with different conversion properties with the same timing in a memory with the same timing, a signal measurement system and a semiconductor testing device.例文帳に追加

変換特性の異なる複数のＡ／Ｄ変換器が同一時期にアナログ信号をサンプリングして変換したデータを、メモリに同一タイミングで記憶するためのタイミング調整を行う信号測定装置、信号測定システムおよび半導体試験装置を提供する。 - 特許庁

To provide a circuit for testing cores for which requires fewer development man-hours the rise of cost is suppressed, and which easily copes with version-up of the core by the updating an instruction set held by an instruction memory inside a core without adding the correction to the inside of a core.例文帳に追加

開発工数が少なくて済み、コストを抑えることができるとともに、コア内部に修正を加える必要がなく、コア内部の命令メモリが保持する命令セットを更新してコアのバージョンアップを行う際の対処が容易であるコアテスト回路を提供する。 - 特許庁

To provide a semiconductor memory device in which malfunction never be caused and operation can be performed with low power consumption by performing a test again and detecting optimum operation conditions for a cell being easy to be defect out of cells passing a test, and a method for testing the same.例文帳に追加

テストをパスしたセルのうち最も不良になり易いセルに対し、再びテストを行って最適の動作条件を検出することによって、誤動作せず、低消費電力で動作可能な半導体メモリ装置及びそのテスト方法を提供すること。 - 特許庁

In the semiconductor storage device 101, in addition to a BIST circuit 103 for testing a memory, a RA circuit 104 is incorporated to obtain a saving solution for replacing a defective cell by a redundant circuit based on a test result (fail data) obtained by the BIST circuit 103.例文帳に追加

半導体記憶装置１０１内に、メモリをテストするＢＩＳＴ回路１０３の他に、ＢＩＳＴ回路１０３が求めたテスト結果（フェイルデータ）に基づいて不良セルを冗長回路に置き換える救済解を求めるＲＡ回路１０４を内蔵する。 - 特許庁

The nonvolatile memory card has a NAND type EEPROM 11 having a cell array of electrically rewritable nonvolatile memory cells arranged repeatedly in row and column directions, test information 18 stored in a predetermined address of the NAND type EEPROM 11, and a controller 12 for testing the NAND type EEPROM 11 according to the test information 18.例文帳に追加

本発明の不揮発性メモリカードは、電気的に書き換え可能な不揮発性メモリセルが行および列方向に繰り返し配置されたセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭ１１と、ＮＡＮＤ型ＥＥＰＲＯＭ１１の所定のアドレスに格納されたテスト情報１８と、テスト情報１８に基づいて、ＮＡＮＤ型ＥＥＰＲＯＭ１１をテストするコントローラ１２を有する。 - 特許庁

To facilitate the construction of a scan pass to a resistor or memory on an integrated circuit such as FPGA or the like on a user side in a recording medium with scan pass constructing program recorded therein so as to enhance the testing efficiency of a user logic circuit constituted on the integrated circuit and shorten the development period thereof.例文帳に追加

スキャン・パス構築用プログラムを記録した記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上にレジスタやメモリに対するスキャン・パスを容易に構築することができるようにして、集積回路上に構成したユーザ・ロジック回路のテストの効率化と開発期間の短期化を図る。 - 特許庁

When a test process decided that the mixed memory array cannot be or can be mended, a signal showing that it is incapable or capable of being mended respectively is output directly to an external testing device.例文帳に追加

試験プロセスが、メモリ混載アレーを修理することができないと判断した場合、メモリ混載アレーは修理不能であることを示す信号を、また欠陥を修理することができると判断した場合、メモリ混載アレーは修理可能であることを示す信号を外部試験装置へ直接与える。 - 特許庁

The overwriting means 23 overwrites the test condition parameter in an area for storing the test condition parameter in correspondence to a register of a semiconductor testing device out of a memory in a computer, based on the input intermediate file 4, flow information and an output condition 2.例文帳に追加

上書き手段２３は、入力された中間ファイル４とフロー情報と出力条件２とに基づき、計算機内のメモリのうち半導体試験装置のレジスタに対応してテスト条件パラメータを記憶する領域において、テスト条件パラメータの上書きを行うものである。 - 特許庁

To provide a nonvolatile semiconductor memory device capable of accurately detecting abnormalities during an EW operation and accurately testing an error process by outputting an operation state information indicating which of a plurality of operation stages is executed according to the progress of the operation stages.例文帳に追加

複数の操作段階の何れを実行中かを示す操作状態情報を、操作段階の進行に合わせて出力することにより、ＥＷ操作中の異常検出を精度良く行うことや、エラー処理の試験を的確に実行することができる不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a redundancy relieving circuit and a method therefor, and semiconductor device in which the test time for testing a defective memory cell is shortened, the test device is made inexpensive by dispensing with fail memories having extensive capacity accumulating defective bits, and the device can easily cope with the increase and decrease of the number of IO.例文帳に追加

不良メモリセルをテストするテスト時間を短縮し、不良ビットを蓄積する膨大な容量を有するフェイルメモリを不要としてテスト装置を安価とし、ＩＯ数の増減に対しても容易に対応することができる冗長救済回路、方法および半導体装置を提供する。 - 特許庁

In this semiconductor testing device, the event pulse generating part is provided with an address generating means for generating an event pulse to make a plurality of prescribed test items executable continuously, and the storage memory, in a test execution mode where a test for a DUT is executed in order along the plurality of divided test items.例文帳に追加

ＤＵＴの試験実施が複数の試験項目に分割して順次実施される試験実施形態のとき、イベントパルス発生部は所定複数の試験項目が連続的に実施可能とするイベントパルス発生用のアドレス発生手段と格納メモリとを備える、半導体試験装置。 - 特許庁

A semiconductor test device 100 determines pass/fail by applying a test signal from a data generator 12 to a DUT 40 and comparing the output signal and an expected value at a comparator 51, and improves testing efficiency by performing burst transfer of the fail data obtained at this time to a collection memory 18.例文帳に追加

半導体試験装置１００は、データジェネレータ１２からＤＵＴ４０に対して試験信号を印加し、その出力信号と期待値とをコンパレータ５１で比較してパス／フェイルを判定するが、このとき得られるフェイルデータを収集メモリ１８にバースト転送して試験効率を向上する。 - 特許庁

In a technique for testing a semiconductor device 1 provided with a memory circuit block 28, the self-diagnosis circuit 34, and other circuit blocks (a logic circuit block 20, an analogue circuit block 24 and the like), at least supply of a power source voltage and an electric signal to the memory circuit block 28 and the self-diagnosis circuit 34 is controlled independently of supply of them to other circuit blocks.例文帳に追加

メモリ回路ブロック２８と自己診断回路３４、及びその他の回路ブロック（ロジック回路ブロック２０、アナログ回路ブロック２４等）を備えた半導体装置１をテストする手法において、各回路ブロックへの電源電圧及び電気信号の供給に関し、少なくともメモリ回路ブロック２８と自己診断回路３４に対する供給と、その他の回路ブロックに対する供給とを個別に制御する。 - 特許庁

The present invention utilizes the nonvolatile ferroelectric memory to program a test mode and data pin arrangement and rearranges an address, a control signal and a data pin arrangement state in a software manner according to a programmed code, thereby accurately testing the characteristics of the cell array without requiring another process.例文帳に追加

このため、本発明は不揮発性強誘電体メモリを利用してテストモード及びデータピンの配置をプログラムし、プログラムされたコードに従いソフトウェア的にアドレス、制御信号及びデータピンの配置状態を再調整することにより、別途のプロセスなくセルアレイの特性を正確にテストすることができるようになる。 - 特許庁

To provide a semiconductor-testing device for improving the degree of design freedom and reducing manufacturing costs of a probe card, or the like by enhancing the degree of freedom for correlating a comparator for comparing a signal from a DUT with a prescribed expectation value to a fail memory for storing fail information, namely the comparison result.例文帳に追加

ＤＵＴからの信号と所定の期待値との比較を行う比較器とその比較結果であるフェイル情報を記憶するフェイルメモリとの対応付けの自由度を高め、これによりプローブカード等の設計自由度の向上及び製造コストの削減を図ることができる半導体試験装置を提供する。 - 特許庁

An apparatus has a memory operable with a virtualized RAID controller to determine an optimum I/O configuration by testing performance characteristics of a plurality of I/O operations, wherein the I/O operations include respectively writing a data block in the RAID controller, and the I/O configuration includes data length and data adjustment.例文帳に追加

複数のＩ／Ｏ操作の性能特性をテストすることによって最適なＩ／Ｏ構成を決定する仮想ＲＡＩＤコントローラとともに動作可能なメモリを有する装置であり、Ｉ／Ｏ操作がそれぞれＲＡＩＤコントローラにデータ・ブロックを書き込むことを含み、Ｉ／Ｏ構成がデータ長およびデータ調整を含む。 - 特許庁

The testing device include: input terminals CN1-CN12 which enable the input of one or more types of test data obtained as a result of a test covering a game machine; and a memory 321 on which inputtable data are stored which represents the types of the test data to be outputted from the game machine involved corresponding to machine type data for identifying the game machine.例文帳に追加

遊技機による試験の結果であり１以上の種類がある試験データを入力可能な入力端子ＣＮ１〜ＣＮ１２を有するとともに、遊技機を識別するための機種データに対応して、当該遊技機から出力される試験データの種類を表す入力可能データが記録されたメモリ３２１を備える。 - 特許庁

Therefore, it is possible to determine whether the four memory cells are correct or not and four output buffers 4 corresponding to the data input/output terminals DQ0 to DQ3 are correct or not, only by connecting the data input/output terminal DQ0 to a tester, thereby reducing the testing cost.例文帳に追加

したがって、データ入出力端子ＤＱ０のみをテスタに接続した状態で、４つのメモリセルが正常か否かを判定するとともに、データ入出力端子ＤＱ０〜ＤＱ３に対応する４つの出力バッファ４が正常か否かを判定することができ、テストコストの低減化を図ることができる。 - 特許庁

In a semiconductor inspection apparatus having a loop counter counting a loop count of loop instructions for generating a pattern address to be given to pin electronics for DUT testing and the fail memory for storing information related to DUT pass/fail, the fail memory stores necessary information only when count output data of the loop counter change in an all trace mode which captures respective data in all inspection cycles.例文帳に追加

ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とするもの。 - 特許庁

To enable to eliminate products having lower reliability out of initial good products by testing margin for a reference potential of a bit line in the case that storage data is read out from a memory cell in a ferroelectric memory, improving reliability of products shipped, and to perform efficiently analysis of defect by making easy to discriminate whether defect of an initial defective product is caused by margin defect or by defect of a manufacturing process.例文帳に追加

強誘電体メモリに関し、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥によるものなのかの識別を容易にし、不良解析の効率化を図る。 - 特許庁

The burn-in testing device 300 is provided with a test pattern generation means 301 for generating a test pattern for performing a burn-in test, a semiconductor device 302 to be tested, a scan judgement means 303, and a time measurement means 305 controlled by the output signals of the scan judgement means 303 and the output signals of a memory judgement means 304.例文帳に追加

バーンイン試験装置３００は、バーンイン試験を行うためのテストパターンを発生するテストパターン発生手段３０１と、被試験半導体装置３０２と、スキャン判定手段３０３と、スキャン判定手段３０３の出力信号およびメモリ判定手段３０４の出力信号によって制御される時間計測手段３０５を備える。 - 特許庁

This device is a semiconductor memory which has a test mode decoder 12 decoding plural input signals setting an operation mode for a test dedicated and generating a signal specifying an operation mode for a specific test dedicated and which can set operation modes for various tests, further the device has a pad 13 for testing a probe making the test mode decoder effective at the time of applying voltage.例文帳に追加

テスト専用の動作モードを設定する複数の入力信号をデコードし、特定のテスト専用の動作モードを指定する信号を発生するテストモードデコーダ１２を有して、各種テスト専用の動作モードを設定できるようにした半導体記憶装置であって、電圧が印加された時にテストモードデコーダ１２を有効にするプローブテスト用パッド１３を有している。 - 特許庁

This semiconductor testing device is provided with a memory 34 storing failure rate specified value information 38 specifying an upper limit of a failure rate of a test for every kind of test in advance and a CPU 32 which measures a failure rate of a semiconductor integrated circuit for every kind of test, compares the measured failure rate with the failure rate specified value information, and judges whether the test is interrupted or not.例文帳に追加

予め試験の種類毎にその試験の不良率の上限を規定した不良率規定値情報３８を記憶するメモリ３４を備え、更に、試験の種類毎に半導体集積回路の不良率を測定し、測定された不良率と上記不良率規定値情報とを比較し、試験を中断するか否かを判断するＣＰＵ３２とを備える。 - 特許庁

To reduce time required for reading data from devices to be controlled, and to return correct data when a read request to the devices to be controlled occurs from a control section during write in a semiconductor-testing device including the control sections having a fast data transfer speed and the devices to be controlled having a slow data transfer speed while having a register or a memory in the inside.例文帳に追加

データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるとともに、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるようにする。 - 特許庁