「memory testing」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

This semiconductor integrated circuit 1 has a memory function block 11 having a variable memory capacity, a functional block 12 and a terminal group 14 for testing.例文帳に追加

半導体集積回路１は、メモリ容量が可変のメモリ機能ブロック１１、機能ブロック１２、およびテスト用の端子群１４を備える。 - 特許庁

To provide a memory device allowing a simultaneous testing of plural memory devices each having an address space whose size is different from one another.例文帳に追加

アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができるメモリ装置を提供することを課題とする。 - 特許庁

To make performable a burn-in test by control of a small number of pins by applying a memory BIST circuit and reducing a testing circuit inside a memory macro.例文帳に追加

メモリＢＩＳＴ回路を流用することで、メモリマクロ内のテスト回路削減し、少数ピンの制御によるバーンインテストを可能にする。 - 特許庁

To provide a test method for testing a general-purpose memory incorporated in a multi-chip module without preparing a special circuit for the testing.例文帳に追加

本発明は、試験用の特別な回路を設けることなくマルチチップモジュール内蔵の汎用メモリを試験する試験方法を提供することを目的とする。 - 特許庁

The semiconductor testing apparatus 10 has a fail memory 15 for storing information on the fail data FD for indicating pass/fail obtained by testing a DUT 20.例文帳に追加

半導体試験装置１０は、ＤＵＴ２０を試験して得られるパス／フェイルを示すフェイルデータＦＤ情報を記憶するフェイルメモリ１５を備える。 - 特許庁

To provide a semiconductor memory testing apparatus that efficiently retrieves fail chips meeting the desired conditions and displays results of testing in an easy to view way.例文帳に追加

所望の条件と一致するフェイルチップを効率よく検索でき、その検索結果を見やすく表示できる半導体メモリ検査装置を提供すること。 - 特許庁

When testing, a gate voltage of the reference cell transistor T2r is set, and a reference current made to flow through the reference memory cell 3 for testing is adjusted.例文帳に追加

試験時において基準セルトランジスタＴ２ｒのゲート電圧が設定され、試験用基準メモリセル３に流れる基準電流が調節される。 - 特許庁

To provide a testing circuit and a testing method of a semiconductor integrated circuit for suppressing an increase in chip area and easily analyzing fail in a semiconductor memory.例文帳に追加

チップ面積増加を抑制し、且つ半導体記憶装置の不良解析が容易な半導体集積回路の試験回路及び試験方法を提供する。 - 特許庁

This parallel bit test method of the semiconductor memory device comprises a step of writing data in each of many memory cells in the semiconductor memory device, a step of reading the data from each of many memory cells, a step of testing the data from each of many memory cells for a first test mode, and a step of testing the data from each of many memory cells for a second test mode.例文帳に追加

半導体メモリ装置の並列ビットテスト方法は、半導体メモリ装置の多数のメモリセルのそれぞれにデータを書き込む段階と、多数のメモリセルのそれぞれからデータを読み出す段階と、第１のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、第２のテストモードに多数のメモリセルのそれぞれからのデータをテストする段階と、を含む。 - 特許庁

A program memory section 24 is prepared in a pattern generator generating testing patterns and one of a plurality of memory sections prepared in the semiconductor testing device to memorize test conditions of DUT.例文帳に追加

プログラムメモリ部２４は、試験パターンを生成するパターンジェネレータに設けられており、ＤＵＴの試験条件を記憶するために半導体試験装置に複数設けられているメモリ部等の１つである。 - 特許庁

Even when internal configuration is different for every memory (when correspondence relation between a program address specified by a testing program and a physical address in a memory is different), a memory testing program can be used universally by inputting externally correspondence relation for every memory.例文帳に追加

メモリ毎に、その内部構成が異なる場合（試験プログラムで指定するプログラムアドレスとメモリ内の物理アドレスとの対応関係が異なる場合）であっても、メモリ試験プログラムに対して、メモリ毎の対応関係を外部から入力することで、メモリ試験プログラムを汎用的に使用することが可能となる。 - 特許庁

To provide a memory testing system which can detect a new fail while regulating performance degradation.例文帳に追加

パフォーマンスの低下を抑制しつつ、ニューフェイルを検出することが可能なメモリ試験装置を提供する。 - 特許庁

To provide a semiconductor memory for easily testing a DRAM of a cache DRAM.例文帳に追加

キャッシュＤＲＡＭにおけるＤＲＡＭ部のテストを容易に行なうことができる半導体記憶装置を提供する。 - 特許庁

To reduce the testing time by conducting the test of a memory to be tested and the analysis of a defect in parallel.例文帳に追加

被試験メモリの試験と不良解析を並行処理することによって試験時間を短縮する。 - 特許庁

MEMORY DEVICE CONFIGURED TO DETECT FAILURE OF TEMPERATURE SENSOR THEREOF AND METHOD OF OPERATING AND TESTING THE SAME例文帳に追加

温度センサーの不良を感知するメモリ装置、これを用いたメモリ装置の動作方法及びテスト方法 - 特許庁

To provide a software testing method capable of embedding a probe in accordance with real-timeness and memory limitation.例文帳に追加

リアルタイム性やメモリ制限に応じてプローブの埋め込みができるソフトウェア試験方法を提供する。 - 特許庁

A system for analyzing the cause of the fault includes a testing apparatus 20, a yield memory 14, a test result memory 15 and a process controller (CPU) 100.例文帳に追加

不良原因解析システムは、テスト装置２０、歩留まり記憶装置１４、テスト結果記憶装置１５、処理制御装置（ＣＰＵ）１００を含む。 - 特許庁

The test circuit 160 outputs a test pattern for testing the memory 20 and obtains a test result of the memory 20 obtained on the basis of the test pattern.例文帳に追加

テスト回路１６０は、メモリー２０をテストするテストパターンを出力し、そのテストパターンにより得られるメモリー２０のテスト結果を取得する。 - 特許庁

To provide a nonvolatile semiconductor memory capable of easily identifying a memory cell in a state of excessive writing, and a method for testing the same.例文帳に追加

過書き込み状態のメモリセルを容易に特定することが可能な不揮発性半導体記憶装置及びその試験方法を提供する。 - 特許庁

To provide a semiconductor memory device capable of checking whether or not a test state is correctly set inside in testing a redundant memory cell.例文帳に追加

冗長メモリセルの試験時に、内部に試験状態が正しく設定されているか否かをチェックできる半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory testing apparatus for shortening a time required for retrieving a singular cell such as a defective cell or the like included in a semiconductor memory.例文帳に追加

半導体メモリに含まれる不良セル等の特異セルの検索に要する時間を短縮できる半導体メモリ試験装置を提供する。 - 特許庁

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

An input output interface 101 is provided to be fit to an input output interface provided in the inspection-objective LSI, and the testing data is stored in a memory 103 for the testing data.例文帳に追加

検査対象ＬＳＩが有する入出力インターフェースに適合する入出力インターフェース１０１が設けられ、テストデータ用メモリ１０３にテスト用データが格納される。 - 特許庁

In burn-in testing or testing a USB function 5 by means of a tester, the communication data D1 held by the nonvolatile memory 7 are given to the USB function 5 via a selector 8.例文帳に追加

バーンイン試験時又はテスタによるＵＳＢファンクション５の試験時には、不揮発性メモリ７が保持する通信データＤ１をセレクタ８を介してＵＳＢファンクション５に与える。 - 特許庁

Therefore, an address of a memory IC can be directly made in one-dimension, at the time of testing a high speed memory IC, the circuit delay and expansion of circuit scale can be prevented.例文帳に追加

そのため、メモリＩＣのアドレスを直接的に一次元化でき、高速のメモリＩＣ試験の際、回路遅延、回路規模の拡大を防ぐことができる。 - 特許庁

In testing a reference memory cell MC_REF, the cell current of the reference memory cell MC_REF is directly measured from an external terminal 3 via a write driver 31.例文帳に追加

リファレンスメモリセルＭＣ＿ＲＥＦのテスト時において、外部端子３からライトドライバ３１を介してリファレンスメモリセルＭＣ＿ＲＥＦのセル電流を直接測定する。 - 特許庁

To provide a semiconductor memory tester for efficiently testing a high-speed memory by programming according to parameters of a device without any complex program processing.例文帳に追加

高速メモリのテストを、複雑なプログラム処理を伴うことなくデバイスのパラメータ通りにプログラムすることで効率よく行える半導体メモリテスタを実現すること。 - 特許庁

To provide a method for testing a nonvolatile memory element which does not separately execute operations for masking failed bits when the nonvolatile memory element is tested on a wafer.例文帳に追加

不揮発性メモリ素子をウェーハ上でテストするとき、フェールしたビットのマスキング動作を別途に行わない不揮発性メモリ素子のテスト方法の提供。 - 特許庁

An IC (100) is equipped with a compact nonvolatile "ID" memory (110), such as a ferroelectric random access memory (FeRAM), which stores information on the manufacturing, testing, and performance of an IC.例文帳に追加

ＩＣの製造、試験及び性能に関する情報を記憶するＦｅＲＡＭ等の小型の不揮発性「ＩＤ」メモリ（１１０）を備えた集積回路（１００）。 - 特許庁

To provide a word line driving device for easily detecting a defective word line, a semiconductor memory device including the same, and a method for testing the semiconductor memory device.例文帳に追加

ワードラインの不良検出を容易にするためのワードライン駆動回路及びこれを備える半導体メモリ装置並びにそのテスト方法を提供すること。 - 特許庁

A test system for the memory device is provided with a tester 102 for applying a plurality of different redundancy tests on the memory device based on a plurality of different testing conditions.例文帳に追加

メモリデバイスのテストシステムは、複数の異なる試験条件に基づいて、複数の異なるリダンダンシテストをメモリデバイスに対して行うテスタ１０２を備える。 - 特許庁

To provide a memory test circuit capable of testing a memory having a data width larger than that of a CPU data bus without increasing the number of test cycles.例文帳に追加

ＣＰＵのデータバスの幅よりも大きなデータ幅を有するメモリに対し、テストサイクル数を増大させずに試験をすることができるメモリテスト回路を提供する。 - 特許庁

The memory testing system 1 includes an interleave controller 10, a fail information storing section 20, a logical OR section 30, a memory for analysis 40, and a repair calculating section 50.例文帳に追加

メモリ試験装置１は、インターリーブコントローラ１０と、フェイル情報格納部２０と、論理和部３０と、解析用メモリ４０と、リペア演算部５０とを備えている。 - 特許庁

To provide a method for surely testing a memory terminal in a very short period of time.例文帳に追加

極めて短時間に、メモリ端子の不良を確実に検査することができる方法を提供することを目的とする。 - 特許庁

To provide a method for testing an embedded analog core in an integrated circuit chip having a microprocessor core and a memory core.例文帳に追加

マイクロプロセッサコアとメモリコアを有する集積回路チップ内の埋込みアナログコアをテストする方法を提供する。 - 特許庁

Test pattern data are preliminarily stored in the test pattern memory means 130 of this semiconductor testing device 100.例文帳に追加

半導体試験装置１００のテストパターン記憶手段１３０には、予めテストパターンデータが記憶されている。 - 特許庁

To provide a non-volatile semiconductor memory for testing bit-line leakage with high precision in a short time period.例文帳に追加

ビット線リークを短時間で精度良くテストすることができる不揮発性半導体記憶装置を実現する。 - 特許庁

To obtain an integrated circuit device equipped with a built-in self-test circuit suitable for testing a multi-port memory.例文帳に追加

マルチポートメモリをテストするのに好適な組み込み自己テスト回路を備える集積回路装置を実現する。 - 特許庁

To provide a software testing method which can accurately detect memory access and a memory leakage even for a system which should make real-time response and a system which has memory restriction as a dynamic detecting method for detecting illegal memory access and a memory leakage of a software system.例文帳に追加

ソフトウェアシステムの不正なメモリアクセス及びメモリリークを検出するための動的な検出方法において、リアルタイム性が要求されるシステムやメモリ制限のあるシステムでも、的確にメモリアクセス及びメモリリークの検出を行えるソフトウェア試験方法を提供する。 - 特許庁

Between corresponding control terminals CON and between address terminals ADDR of a testing equipment 2 and a flash memory 1 are connected to each other and the input/output terminals IO 1 to 7 of the testing equipment 2 are connected to data terminals DQ 1 to 7 of the flash memory 1.例文帳に追加

試験装置２とフラッシュメモリ１の対応する制御端子ＣＯＮ間及びアドレス端子ＡＤＤＲ間を接続し、この試験装置２の入出力端子ＩＯ１〜７をフラッシュメモリ１のデータ端子ＤＱ１〜７に接続する。 - 特許庁

To provide a memory test method for a semiconductor integrated circuit in which a testing cost is reduced without providing an exclusive circuit for a memory test to perform a self-test of a memory incorporated in a semiconductor integrated circuit.例文帳に追加

半導体集積回路に内蔵されたメモリの自己テストのためにメモリテスト専用回路を設けることなく、低コスト化を図った半導体集積回路のメモリテスト方法を提供する。 - 特許庁

This semiconductor integrated circuit device is constituted of a memory circuit 100, a BIST circuit 110 self-testing the memory circuit 100, and a speed decision circuit 120 deciding address access time performance of the memory circuit 100.例文帳に追加

本発明の半導体集積回路装置は、メモリ回路100と、メモリ回路100を自己テストするBIST回路110と、メモリ回路100のアドレスアクセスタイム性能の判定を行なうスピード判定回路120とを含み構成されている。 - 特許庁

To provide a testing circuit for a non-volatile memory which will not read out wrong data, even if a noise is applied.例文帳に追加

ノイズが印加されても誤ったデータを読み出してしまうことのない不揮発性メモリの検査回路を提供する。 - 特許庁

To provide a semiconductor testing device which is capable of counting more efficiently the number of fails stored in a fail memory.例文帳に追加

フェイルメモリに記憶されたフェイル数をより効率的にカウントすることが可能な半導体試験装置を提供する。 - 特許庁

LOGIC AND METHOD FOR ATOMICAL TESTING, SETTING OR CLEARING OF ONE OR MORE BIT STORED IN MEMORY LOCATION例文帳に追加

メモリ・ロケーションに記憶された１つまたは複数のビットのアトミカルなテスティングおよびセッティングまたはクリアリングの論理及び方法 - 特許庁