「memory testing」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The semiconductor testing device which tests a DUT by using test patterns outputted from a memory storing DUT test patterns is provided with a memory control part which divides the memory into a plurality of areas, moves test patterns stored in undiagnosed areas to diagnosed areas and then diagnoses the undiagnosed areas.例文帳に追加

ＤＵＴの試験パターンが格納されているメモリから出力される試験パターンを用いてＤＵＴの試験を行う半導体試験装置において、メモリを複数のエリアに分割し、このエリアのうち未診断エリアに格納されている試験パターンを診断済みエリアに移動させた後に未診断エリアを診断するメモリ制御部を備える。 - 特許庁

To provide a data processor and method for testing stability of a cell using a reliable, effective and practical (in connection with test time period) mechanism for detecting a defective memory cell that may malfunction in normal use due to unstableness of the cell caused by a hysteresis effect in a body region of transistors configuring the memory cell in a memory device.例文帳に追加

メモリ・デバイス内のメモリ・セルを構成するトランジスタのボディ領域の履歴効果が引き起こすセルの不安定性により通常の使用中に誤動作するかもしれない欠陥メモリ・セルの検出のための信頼できる効果的で現実的な（テスト時間に関して）メカニズムを用いて、セルの安定性をテストするデータ処理装置と方法を提供すること。 - 特許庁

A semiconductor integrated circuit has a memory 41, a BIST main circuit 10 testing the memory 41, and a BIST sub-circuit 20, in the BIST sub-circuit 20, at least either of the row or column address of the memory 41 has a boundary address generating circuit 21 generating alternately the most significant address and the least significant address.例文帳に追加

半導体集積回路は、メモリ４１と、メモリ４１のテストをするＢＩＳＴメイン回路１０、ＢＩＳＴサブ回路２０とを有し、ＢＩＳＴサブ回路２０は、メモリ４１のロウアドレス又はカラムアドレスの少なくとも一方は、当該メモリ４１の最上位アドレスと最下位アドレスを交互に生成する境界アドレス生成回路２１を有する。 - 特許庁

The test technique comprises a memory cell, a built-in self-testing cell, a comparing cell and a signature cell, and the signature cell contains one set of first conductive paths at a first level and one set of second conductive paths at a second level.例文帳に追加

メモリセルと、内蔵自己テストセルと、比較セルと、シグナチャセルとを有し、該シグナチャセルは、第一レベルの１組の第一導電性経路と、第二レベルの１組の第二導電性経路と包含している。 - 特許庁

To shorten the test time of the testing method which tests an address line for a memory device formed on a printed wiring board and to make it easy to find a fault position.例文帳に追加

プリント配線板に形成されているメモリデバイス用のアドレス線をテストするアドレス線のテスト方法に関し、テスト時間の短縮化と、故障個所の発見の容易化とを図ることができるようにする。 - 特許庁

To detect short-circuiting between even bits and between odd bits and prevent increase in the testing time without making the circuit scale larger when checking the memory by using a self-test circuit.例文帳に追加

自己テスト回路を用いてメモリのテストを行う際に、回路規模の増大を抑制しつつ、偶数ビット同士や奇数ビット同士のショート不良を検出するとともに、テスト時間の増大を抑制する。 - 特許庁

To provide a method for testing a semiconductor storage device capable of efficiently discriminating a memory cell having disturbance generation possibility and discriminating defective products, and to provide a test program and the semiconductor storage device.例文帳に追加

ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品を判定できる半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置を提供する。 - 特許庁

A delay characteristic by edge search is detected with no time for stabilization of the delay characteristic in order to stabilize a test, and is stored in a memory, in a testing-objective chip for conducting the function test at first.例文帳に追加

最初にファンクション試験を行なう試験対象チップで、試験を安定させるためにエッジサーチによる遅延特性を、遅延特性が安定するのにかかる時間をおかずに検出してメモリに保持する。 - 特許庁

In the PACHINKO game machine 1, the unrewritable performance image memory device 340 has stored therein performance image data for use in the performance display operation and the test display data for use in testing the display operation.例文帳に追加

パチンコ機１において書き換え不可能な演出画像記憶装置３４０には、演出表示動作に用いる演出画像データおよび、表示動作の試験に用いるテスト表示データを記憶している。 - 特許庁

To provide a method for testing many word lines of a semiconductor memory assembly in a multiple WL wafer test in which a multiple wafer test can be performed quickly without needing much cost.例文帳に追加

迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法を提供する。 - 特許庁

A memory BIST circuit 4 where semiconductor chips 2 are used for a die sorting test, and contact pads 8 exclusive for testing are formed on dicing regions 3 separating the adjacent semiconductor chips 2.例文帳に追加

隣接する半導体チップ２間を分離するダイシング領域３上に、前記半導体チップ２をダイソート・テストに使用するメモリＢＩＳＴ回路４およびそのテスト専用コンタクトパット８を形成する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

In this semiconductor testing apparatus, a row defective-bit storage memory 3 which corresponds to a spare row circuit and a column defective-bit storage memory 5 which corresponds to a space column circuit are installed separately, and defective bits of the defective-bit storage memories are counted respectively by a row defective-bit counter 4 and a column defective-bit counter 6.例文帳に追加

スペア行回路に対応する行不良ビット記憶メモリ（３）およびスペア列回路に対応する列不良ビット記憶メモリ（５）を別々に設け、これらの不良ビット記憶メモリの不良ビットを行不良ビットカウンタ（４）および列不良ビットカウンタ（６）でそれぞれカウントする。 - 特許庁

A rate signal is outputted based on a cycle information stored in a rate memory, the rate signal is delayed to output edges based on timing information of an edge memory, and the IC tester for testing a device under test is improved, using the edges.例文帳に追加

本発明は、レートメモリに格納された周期情報に基づいて、レート信号を出力し、このレート信号を、エッジメモリのタイミング情報に基づいて、遅延し、エッジを出力させ、このエッジを用いて、被試験対象の試験を行うＩＣテスタに改良を加えたものである。 - 特許庁

A non-volatile memory 10 is constituted of plural flip-flop connected to each other end of each bit line other than a first register 11 consisting of plural flip-flop connected to each one end of each bit line 2 of a memory cell array 1, and is provided with a second register 12 for testing the discontinuity of each bit line 2.例文帳に追加

不揮発性メモリ１０は、メモリセル・アレイ１の各ビット線２の各一端と接続される複数のフリップ・フロップからなる第１レジスタ１１の他に、各ビット線２の各他端と接続される複数のフリップ・フロップからなり、各ビット線２の断線検査用の第２レジスタ１２を備えている。 - 特許庁

A testing device 1 in the fault information tracing device 10 is constituted of an execution format program 11, an execution history collection part 12 for forming history information, a trace memory 13 for storing the history information, and a debugging monitor 14 for making the contents stored in the memory 13 dumped to a device to be tested 2.例文帳に追加

本発明に係る障害情報トレーサ装置１００の試験装置１は、実行形式のプログラム１１、履歴情報を編成する実行履歴収集部１２、履歴情報を記憶させるトレースメモリ１３、その記憶内容を被試験装置２にダンプさせるデバッグモニタ１４から構成した。 - 特許庁

After a single test process system 130 tests an object process to be tested 100 and its result is stored in a trace log file 125, the program to be tested 100 calls an initializing function 111 for testing and common memory information is read in from a common memory information file 120.例文帳に追加

被テスト対象プロセス１００のテストを単体テスト処理システム１３０によりテストし、その結果をトレースログファイル１２５に格納後、被テストプログラム１００よりテスト用初期化関数１１１がコールされ、共有メモリ情報を共有メモリ情報ファイル１２０より読み込む。 - 特許庁

A test auxiliary device (BOST device) is disposed near a test circuit board for giving and receiving a signal to and from the semiconductor integrated circuit to be tested, and the testing D/A converter circuit and testing A/D converter circuit of the test auxiliary device, a measurement data memory and an analyzing part are respectively mounted on separate circuit boards.例文帳に追加

被試験半導体集積回路と信号のやり取りを行うテスト回路基板の近傍にテスト補助装置（ＢＯＳＴ装置）を設け、このテスト補助装置の試験用Ｄ／Ａ変換回路と試験用Ａ／Ｄ変換回路と、測定データメモリと、解析部とをそれぞれ別の回路基板に搭載する。 - 特許庁

The testing device carrying out charge- or discharge testing for a sample includes first memory for sequentially overwriting oldest data with state information to execute loop recording if the state information acquired at given sampling time does not exceed a preset threshold value, and a second memory for sequentially recording state information if the state information exceeds a preset threshold value.例文帳に追加

試料に対して充電試験または放電試験を遂行する試験装置において、一定のサンプリングタイムで取得した状態情報が予め設定された閾値を超えない場合に、最も古いデータに対して状態情報を順次上書きしてループ記録する第一メモリと、状態情報が予め設定された閾値を超えた場合に、状態情報を順次記録する第二メモリとを備える試験装置とする。 - 特許庁

The wiring for connecting the microcomputer 2 drip and the memory chip 4 to the conductive pad 10p for testing is connected to a conductive pad 7p in the outer row out of conductive pads 6p, 7p in two rows connected to the microcomputer chip 2.例文帳に追加

また、マイコンチップ２およびメモリチップ４をテスト用導電パッド１０ｐに接続する配線は、マイコンチップ２に接続される２列の導電パッド６ｐ、７ｐのうち、外側の列の導電パッド７ｐに接続する。 - 特許庁

As a result, for example, data stored in a ROM area are surely read from the ferroelectric memory having the ROM area in which the data are written beforehand in the testing step or the like of the manufacturing process.例文帳に追加

この結果、例えば、製造工程の試験工程等で予めデータが書き込まれるＲＯＭ領域を有する強誘電体メモリにおいて、ＲＯＭ領域に記憶されているデータを確実に読み出すことができる。 - 特許庁

To provide an address pattern generation device capable of generating an address pattern for accessing a part of a memory space without forcing an excessive load on user for preparing a device program and to provide a device for testing a semiconductor integrated circuit.例文帳に追加

デバイスプログラムを作成する過度の負担をユーザに強いることなくメモリ空間の一部をアクセスするアドレスパターンを発生させることができるアドレスパターン発生装置及び半導体集積回路試験装置を提供する。 - 特許庁

The work station (WS) 4 executes defect examination and defect analysis by segments, with respect to failure information on semiconductor memories measured by a memory tester 1, segment-classified prior to testing, and stored in the data storage part 3.例文帳に追加

ワークステーション（ＷＳ）４は、テスト前にセグメント分類され、データ格納部３に格納されているメモリテスタ１で測定した半導体メモリのフェイル情報をセグメントごとに不良調査及び不良解析を実行する。 - 特許庁

To provide a semiconductor memory testing device capable of preventing the degradation of defect detection capability by making it possible to test an aimed address or the address other than the aimed address without changing a test pattern and a pattern program.例文帳に追加

テストパターンやパターンプログラムを変更することなく、着目するアドレスまたは該アドレスを除外した試験を可能にして、不良検出能力の低下を防止できる半導体メモリ試験装置を提供する。 - 特許庁

In this semiconductor testing device 100, each limit value is set, corresponding to various states of cards to which each power source section 11, 12, etc., is connected beforehand before a test, and set in each memory 11b, 12b, etc..例文帳に追加

半導体試験装置１００では、試験前に予め電源部１１、１２，・・・が接続されたカードでの様々な状況に対応したリミット値を設定してメモリ１１ｂ、１２ｂ，・・・のそれぞれ毎に設定しておく。 - 特許庁

To reduce costs for testing by carrying out a performance test at a high speed when data are serially transmitted to/from the outside, and are transmitted in parallel for reading/writing them from/in memory cells.例文帳に追加

本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、動作試験を高速に行い、試験コストを低減することを目的とする。 - 特許庁

To provide a method and a device for testing an electronic circuit device whereby the overall action of the electronic circuit device, the action of a single computing circuit chip, and the action of a single memory chip can be easily tested.例文帳に追加

電子回路装置の全体動作のテストと、演算回路チップの単体動作テストと、メモリチップの単体動作テストを容易に行うことができる電子回路装置のテスト方法、およびテスト装置を提供する。 - 特許庁

This invention is obtained by improving the test system for sampling the test data from a test result memory in which the test results data of an IC test device for testing a plurality of test objects are stored.例文帳に追加

本発明は、複数の被試験対象の試験を行うＩＣ試験装置による試験結果データが格納される試験結果記憶部から、試験結果データをサンプリングするテストシステムに改良を加えたものである。 - 特許庁

To provide a method for restoring the state of algorithmic control at that by returning a branch to a proper position in a test program when an error occurs within a DUT during testing the DUT by a memory tester.例文帳に追加

メモリテスタでのＤＵＴの試験中にＤＵＴ内でエラーが生じた場合に、テストプログラム中の適正な位置に分岐を戻し、アルゴリズム的制御のその時点の状態を回復するための方法を提供する。 - 特許庁

The method for testing a memory by writing and reading test date in and from the memory comprises a comparing step of comparing one of two data continuously read of data sequentially read in synchronization with a clock with another as expected data, and a decision step of deciding a fault of the memory based on a comparison result obtained by the comparison step.例文帳に追加

テストデータをメモリに書き込んで読み出すことでメモリを試験するメモリ試験方法において、クロックに同期して順次読み出されるデータのうち、連続して読み出される２つのデータのうち一方を期待データとして他方と比較する比較ステップと、比較ステップで得られる比較結果に基づいてメモリの不良を判定する判定ステップとを含むように構成する。 - 特許庁

To provide a semiconductor memory having a transfer system for transferring data synchronized with both edges of the leading and trailing of an outside clock signal, and yet easily being tested and evaluated by a conventional memory testing device with respect to SDRM for writing/reading data synchronously with the outside clock signal and a method for controlling the SDRAM and to provide a control method for the semiconductor memory.例文帳に追加

本発明は、外部クロック信号に同期してデータの書き込み／読み出しを行うＳＤＲＡＭ及びその制御方法に関し、外部クロック信号の立ち上がりと立ち下がりの両エッジに同期してデータを転送する転送方式を有しながら、従来のメモリ試験装置で容易に試験、評価ができる半導体記憶装置及びその制御方法を提供することを目的とする。 - 特許庁

The semiconductor memory test pattern forming method is structured; to make the operation data of the semiconductor memory test pattern described in a format independent of the types of semiconductor testing apparatus and; to output the test specifications of the above semiconductor memory based on the above operation data after verifying the above operation data with an emulation function corresponding to the above format.例文帳に追加

半導体メモリの試験パターンを作成する方法において、半導体試験装置の種類に依存しないフォーマットで記述された半導体メモリ試験パターンの動作データを作成し、上記動作データを上記フォーマットに対応するエミュレート機能により検証した後、上記動作データにもとづいて上記半導体メモリの試験仕様書を出力する構成とする。 - 特許庁

The device for testing the semiconductor integrated circuit includes a pattern data generating means which generates test pattern data for testing a write operation in a memory of the semiconductor integrated circuit; and a write means which writes the test pattern data into a storage area of the semiconductor integrated circuit for storing the test pattern data.例文帳に追加

上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 - 特許庁

This semiconductor integrated circuit incorporates a test circuit testing operation of a non-volatile memory, while the device has an output terminal outputting a test result and an operation terminal indicating operation control of the test circuit, and the device can indicate the number of write-in of the non-volatile memory, a write region, and write data from the operation terminal.例文帳に追加

不揮発性メモリの動作を試験する試験回路を内蔵すると共に、試験結果を出力する出力端子と、試験回路の動作制御を指示する操作端子を有し、その操作端子から不揮発性メモリの書き込み回数、買い込み領域及び書き込みデータを指示できる半導体集積回路を提供する。 - 特許庁

The semiconductor testing device can vary the speed of the pattern to be applied to the DUT, and is provided with a selection means for selecting either pattern data output from a data memory or an output signal fed back just before.例文帳に追加

ＤＵＴに与えるパターンの速度を可変できる半導体試験装置であって、データメモリから出力されるパターンデータとフィードバックされた直前の出力信号のどちらか一方を選択する選択手段を設けた。 - 特許庁

The fatigue evaluation system makes a subject to memorize the positions of figures or language sound using a program operating on a computing machine represented by a PC, presents stimulations for testing the memory after a prescribed time, and acquires a reaction time to the stimulations.例文帳に追加

ＰＣに代表される計算機上で動作するプログラムを用いて、被験者に図形の位置や言語音などを記憶させ、所定時間後にその記憶をテストする刺激を呈示し、その刺激に対する反応時間を取得する。 - 特許庁

The circuit for testing cores consisting of a control means 1, a decoding means 2 and a downloading means 3 and to transit states of elements to constitute a logical circuit and a memory circuit of the core 4, is mounted on an LSI as a peripheral logical circuit of the core 4.例文帳に追加

制御手段１、デコード手段２、ダウンロード手段３から成り、コア４の論理回路およびメモリ回路を構成する素子の状態を遷移させるコアテスト回路をコア４の周辺論理回路としてＬＳＩに搭載する。 - 特許庁

Also, to the common input terminal, positive potential (VDD) and negative potential (VSS) can be fed in the case of the testing function, and a writing voltage can be fed in the case of the high-voltage applying function used when writing data in its memory means.例文帳に追加

また、前記共通の入力端子は、テスト機能では正電位（ＶＤＤ）と負電位（ＶＳＳ）が供給可能であり、データの書き込みときの高電圧印加機能では書き込み電圧が供給可能であることを特徴とする。 - 特許庁

To provide low cost semiconductor test equipment and a testing method by using such a semiconductor test equipment which has a storage capacity smaller than related equipment and can test a memory device under test which has a large storage capacity.例文帳に追加

従来よりも小さい記憶容量を有しながら、記憶容量の大きな被試験メモリデバイスを試験することができる低コストの半導体試験装置およびそのような半導体試験装置を用いた試験方法を提供する。 - 特許庁

To achieve a semiconductor testing apparatus that writes failure data to an acquisition memory using a burst access, even in the case where the number of addresses and failure data does not match the burst length, or when irrelevant data is mixed in the failure data.例文帳に追加

アドレスとフェイルデータの数がバースト長と一致しない場合またはフェイルデータに非対象データが混在した場合でも、フェイルデータをバーストアクセスを用いて収集メモリへ書き込むことが可能な半導体試験装置を実現する。 - 特許庁

The cache control is configured to cause first information to be provided from the first cache to the processor in response to receiving a read transaction, from the processor, that includes an address in the portion of the memory during testing of the portion.例文帳に追加

キャッシュ制御部は、メモリの上記部分のテスト中にその部分のアドレスを含む読出しトランザクションをプロセッサから受け取ると、それに応じて、第１の情報が第１のキャッシュからプロセッサに提供されるようにするように構成される。 - 特許庁

Thus, with the semiconductor memory device and the method for testing whether the ODT resistor is on/off during the data read mode, whether the ODT circuit is on/off during reading of data is tested.例文帳に追加

したがって、本発明によるデータ読出モードでＯＤＴ抵抗部のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法は、データが読出される間にＯＤＴ回路のオン／オフ如何をテストできる。 - 特許庁

To provide a semiconductor testing apparatus capable of reducing a processing time for collecting measurement data of all pin electronics cards into a control unit, without increasing the memory area in which the measurement data of the pin electronics cards are stored.例文帳に追加

ピンエレクトロニクスカードの測定データを格納するメモリ領域を増大させることなく制御ユニットに全ピンエレクトロニクスカードの測定データを収集するための処理時間を短縮できる半導体試験装置を提供する。 - 特許庁

To provide a semiconductor testing apparatus capable of concurrently generating an expectation value pattern and a determination mask pattern using pattern data stored in a pattern memory, thereby enhancing the flexibility in creating a test program and the efficiency of test.例文帳に追加

パターンメモリに記憶されたパターンデータを用いて期待値パターンと判定マスクパターンとを同時に生成することができ、これにより試験プログラム作成の自由度及び試験効率を高めることができる半導体試験装置を提供する。 - 特許庁