「memory testing」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To provide a semiconductor memory of which the miniaturization can be attained by decreasing the number of pads, and its testing method.例文帳に追加

パッドの少数化により小型化を可能とすることができる半導体装置及びそのテスト方法を提供する。 - 特許庁

The outputs of the up counter 12 and the down counter 13 are input into selector 2, sequentially being output in testing of memory 8.例文帳に追加

アップカウンタ１２とダウンカウンタ１３の出力はセレクタ２に入力し、メモリ８のテストでは、順次出力される。 - 特許庁

To provide a semiconductor device testing device which can easily perform fault analysis by using an inexpensive data fail memory.例文帳に追加

コストが安いデータ・フェイルメモリを用いて不良解析を容易に行うことができる半導体デバイス試験装置を提案する。 - 特許庁

To realize miniaturization and cost reduction of a semiconductor testing apparatus by reducing remarkably the number of interfaces of a measuring unit and a pattern memory.例文帳に追加

測定ユニットとパターンメモリとのインターフェイス数を大幅に削減し、半導体試験装置を小型化、低コスト化する。 - 特許庁

To provide a testing device for performing an efficient test by preventing writing of an individual pattern unnecessary for a semiconductor memory device.例文帳に追加

半導体メモリデバイスに不要な個別パターンを書き込むことを防ぎ、効率よく試験を行う試験装置を提供する。 - 特許庁

To produce a semiconductor integrated circuit capable of testing the degradation failure and delay failure of a memory circuit inexpensively.例文帳に追加

メモリ回路の縮退故障および遅延故障のテストを低コストで実施可能な半導体集積回路を提供する。 - 特許庁

To provide data inversion register technique for integrated circuit memory testing in which data input signals are selectively inverted in a predetermined patten to maximize the probability of identifying failures during testing.例文帳に追加

データ入力信号が所定のパターンに選択的に反転され、検査時に不具合を特定する確率を最大限にする集積回路メモリ検査用のデータ反転レジスタ技術を提供する。 - 特許庁

In one embodiment of this invention, the nonvolatile semiconductor storage device includes a plurality of memory blocks connecting a plurality of memory cells thereto, and is equipped with the memory cell array for storing the test data in a predetermined memory block and an operation testing section for executing the operation test of the memory cell array by using the test data.例文帳に追加

本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリブロックを複数含み、所定のメモリブロック内にテストデータを記憶するメモリセルアレイと、前記テストデータを用いて前記メモリセルアレイの動作テストを実行する動作テスト部と、を備える。 - 特許庁

This testing method of ASIC (application specific integrated circuit 100 executes a test routine 128 in an incorporated memory 120 or an external memory by using an incorporated processor 110 in the ASIC.例文帳に追加

ＡＳＩＣ（１００）のテスト方法であって、ＡＳＩＣ内の組込みプロセッサ（１１０）を用いて、組込みメモリ（１２０）または外部メモリ中のテストルーチン（１２８）を実行する。 - 特許庁

In a 1T1C type ferroelectric memory, a reference level is adjusted by a potential generating circuit 1 at the testing time, so that the read-out margin of a memory cell is reduced intentionally.例文帳に追加

１Ｔ１Ｃ型強誘電体メモリーでは、テスト時にリファレンスレベルを電位発生回路１により調整し、メモリーセルの読み出しマージンを意図的に少なくする。 - 特許庁

A recording control circuit 50 stops renewal of the memory content of the memory, at the stoppage of the test program of the semiconductor testing machine and at operation of the output control circuit 14.例文帳に追加

記録制御回路５０は、半導体試験装置のテストプログラムの停止時及び出力制御回路１４の動作時、メモリ４２の記憶内容の更新を停止する。 - 特許庁

A test processor 1 of the memory testing device is capable of simultaneously writing, reading, or erasing a test signal for each memory block with respect to a plurality of devices (DUT) to be tested.例文帳に追加

メモリ試験装置のテストプロセッサ１は、複数の被試験デバイス（ＤＵＴ）に対して同時に、メモリブロック単位で試験信号を書き込み、読み出し、あるいは消去が可能である。 - 特許庁

A bit error map for testing a semiconductor memory is formed, the prescribed data value A is written in a memory cell, successively read out, and compared with a written data value.例文帳に追加

半導体メモリのテストのため、ビットエラーマップが形成され、その際、所定のデータ値がメモリセル内に書き込まれ、続いて、読み出され、書き込まれたデータ値と比較される。 - 特許庁

To provide a semiconductor memory device capable of performing testing at an actually operating speed of the semiconductor memory device, and capable of reducing the number of input/output terminals of a tester required for connection.例文帳に追加

半導体記憶装置の実動作速度でテストを行い、且つ接続に要するテスターの入出力端子数を削減できる半導体記憶装置を提供する。 - 特許庁

To determine whether or not a semiconductor redundant memory cell is selected without requiring an input/output terminal for testing or a test circuit for a defective memory cell.例文帳に追加

テスト用の入出力端子や不良メモリセル用のテスト回路を必要とすることなく、半導体冗長メモリセルが選択されたか否かを判断できるようにする。 - 特許庁

In the testing method for the nonvolatile memory device, test data are stored and held in a buffer in the semiconductor memory device when a test is conducted instead of loading the test data from outside each time memory cells are programmed.例文帳に追加

本発明の不揮発性メモリ装置のテスト方法は、テスト時に、メモリセルがプログラムされるとき毎にテストデータを外部からローディングしてくる代わりに、テストデータを半導体メモリ装置の内部のバッファに貯蔵して置く。 - 特許庁

The testing device for testing a device to be tested is provided, which includes: a testing board equipped with a programmable circuit and testing the device to be tested by operation of the programmable circuit; and a control board equipped with a configuration memory which stores configuration data for programming a circuit configuration of the programmable circuit.例文帳に追加

被試験デバイスを試験する試験装置であって、プログラマブル回路を搭載し、プログラマブル回路の動作により被試験デバイスを試験する試験ボードと、プログラマブル回路の回路構成をプログラムするためのコンフィギュレーションデータを記憶するコンフィギュレーションメモリを搭載する制御ボードと、を備える試験装置を提供する。 - 特許庁

Since the test sequence and the testing patterns are stored in the nonvolatile memory 16 of the display device 10, this eliminates the need for cumbersome and extensive tasks of preparing testing devices respectively corresponding to the models of the display device and the test sequence and the testing pattern which are respectively suitable for the models of the display device and storing them in the testing devices, respectively.例文帳に追加

これにより、表示装置１０の不揮発性メモリ１６に検査シーケンスおよび検査用パターンが格納されているため、モデルごとに検査装置を準備し、モデルに合わせた検査シーケンスおよび検査用パターンをそれぞれの検査装置に格納するという煩雑で大掛かりな作業が不要となる。 - 特許庁

To provide a memory control circuit that can reduce the number of testing input and output pins and check the content of a control register.例文帳に追加

試験用の入出力ピンの本数を削減し、かつ制御レジスタの内容をチェックできるメモリ制御回路を提供する。 - 特許庁

To obtain a semiconductor device capable of shortening a testing time for a plurality of memory circuits having different configurations.例文帳に追加

構成が異なる複数のメモリ回路に対する試験時間の短縮を図ることのできる半導体装置を提供すること。 - 特許庁

To provide a semiconductor device capable of shortening the time for testing, to two or more memory circuits with few misjudgment.例文帳に追加

判定誤りが少なく、複数のメモリ回路に対する試験時間を短縮することのできる半導体装置を提供すること。 - 特許庁

To shorten the inspection time required for acceleration test at the time of testing a semiconductor integrated circuit including a novolatile memory element.例文帳に追加

不揮発性記憶素子を含む半導体集積回路の試験において、加速試験に要する検査時間を短縮させる。 - 特許庁

When a fault is not found, a signal showing that the mixed memory array contains no fault is given to the external testing device.例文帳に追加

障害が見つからなかった場合、メモリ混載アレーは障害を含まないことを示す信号を外部試験装置に与える。 - 特許庁

To provide a semiconductor integrated circuit device which can markedly shorten time for testing a memory cell part with a small number of additional circuits.例文帳に追加

少ない付加回路でメモリセル部のテスト時間を大幅に短縮することができる半導体集積回路装置を実現する。 - 特許庁

To reduce costs for a test by shortening time for testing a semiconductor memory having an error correction function and a data compression test function.例文帳に追加

誤り訂正機能およびデータ圧縮試験を有する半導体メモリの試験時間を短縮し、試験コストを削減する。 - 特許庁

A boundary scan cell 1 in the semiconductor storage device (memory core) is disposed corresponding to each terminal 22 to execute boundary scan testing.例文帳に追加

半導体記憶装置（メモリコア）内のバウンダリスキャンセル１は、バウンダリスキャンテストを行なうために各端子２２に対応して設けられる。 - 特許庁

SEMICONDUCTOR MEMORY DEVICE TESTING ON/OF STATE OF ODT CIRCUIT DURING DATA READ MODE AND TEST METHOD OF STATE OF ODT CIRCUIT例文帳に追加

データ読出モードでＯＤＴ回路のオン／オフ状態をテストできる半導体メモリ装置及びＯＤＴ回路の状態テスト方法 - 特許庁

To provide an integrated circuit capable of testing efficiently a memory block, in an actually operated clock frequency, in a short time.例文帳に追加

実動作のクロック周波数でのメモリブロックのテストを短時間で効率よく実行することができる集積回路を提供する。 - 特許庁

The testing device that tests devices to be tested comprises a plurality of testing units that test the devices to be tested; a controller that sends commands to the plurality of testing units, respectively and controls the operations of the plurality of testing units, respectively; and a trace memory that receives in sequence the commands sent from the controller to the plurality of testing units, respectively to store the commands.例文帳に追加

被試験デバイスを試験する試験装置であって、被試験デバイスを試験する複数の試験ユニットと、複数の試験ユニットのそれぞれに対してコマンドを送信して、複数の試験ユニットのそれぞれの動作を制御する制御装置と、制御装置から複数の試験ユニットのそれぞれに対して送信されたコマンドを順次受信して記憶するトレースメモリとを備える試験装置を提供する。 - 特許庁

The testing cells opening drains for all bit lines of the memory cell array are provided on the testing cell array as an open cell, and the open cell is arranged on at least a place at every bit line.例文帳に追加

テスト用セルアレイにはメモリセルアレイのビット線の全てに対してドレインをオープンにするテスト用セルがオープンセルとして備えられており、オープンセルはビット線毎に少なくとも一か所配置されている。 - 特許庁

To provide a memory device which realizes cost reduction and which shortens time required for writing and reading data, and to provide a semiconductor testing device which shortens time for testing a semiconductor device by being provided with the memory device.例文帳に追加

コストの低減を図ることができ、且つデータの書き込み及び読み出しに要する時間を短縮することができる記憶装置、及び当該記憶装置を備えることによって半導体デバイスの試験時間を短縮することができる半導体試験装置を提供する。 - 特許庁

To provide a semiconductor memory device and a method of testing a semiconductor memory device having a high degree of freedom in setting conditions of a stress test, and detecting various defects.例文帳に追加

ストレス試験の条件設定の自由度が大きく、様々な欠陥を検出可能な半導体記憶装置及び半導体記憶装置の試験方法を提供することである。 - 特許庁

To provide particular performance data that are not generally obtained by a large-scale integrated testing method by evaluating the performance characteristic of each memory cell in particular about a random access memory cell.例文帳に追加

ランダム・アクセス・メモリ・セルに関し、特に、個々のメモリ・セルの性能特性を評価し、それによって、一般に大規模統合テスト方法では得られない特定の性能データを与える。 - 特許庁

To provide a nonvolatile semiconductor memory which can perform efficiently the test of a data hold characteristic of a ferroelectric nonvolatile memory highly accurately and with less samples, and its testing method.例文帳に追加

強誘電体不揮発性メモリのデータ保持特性の試験を、高精度かつ少ないサンプル数で効率的に行える半導体不揮発性記憶装置およびその試験方法とを提供する。 - 特許庁

To provide a redundancy opperating method and a redundancy opperating device capable of shortening a period of time needed for the failure recovery of a memory device, and to provide a memory testing device with the redundancy opperating device.例文帳に追加

メモリデバイスの不良救済に要する時間を短縮することができるリダンダンシ演算方法及び装置並びに当該装置を備えるメモリ試験装置を提供する。 - 特許庁

To provide a circuit inspection device, a semiconductor integrated circuit, and a memory macrocell, for circumventing a memory macrocell from stopping propagation of scan data in scan pass testing using a simple circuit.例文帳に追加

スキャンパステスト時にメモリマクロセルでスキャンデータの伝搬が阻止されてしまうことを、簡単な回路で回避する回路検査装置、半導体集積回路およびメモリマクロセルを提供する。 - 特許庁

A general memory test program can be used for memory testing, even when the internal memory configuration is different by memory (i.e., when the correspondence relation between a program address specified by the test program and internal physical address are different from each other) by inputting the correspondence relation for each memory from the outside.例文帳に追加

メモリ毎に、その内部構成が異なる場合（試験プログラムで指定するプログラムアドレスとメモリ内の物理アドレスとの対応関係が異なる場合）であっても、メモリ試験プログラムに対して、メモリ毎の対応関係を外部から入力することで、メモリ試験プログラムを汎用的に使用することが可能となる。 - 特許庁

To provide a semiconductor device where increase of the number of terminals for testing a memory unit can be suppressed in the semiconductor device composed by integrating a plurality of chips containing at least a memory chip and a logic chip for controlling the memory chip into one package.例文帳に追加

メモリチップと該メモリチップを制御するロジックチップを少なくとも含む複数のチップを１パッケージ化した半導体装置において、メモリ単体検査のための端子数増加を抑制できる半導体装置を提供する。 - 特許庁

The built-in redundancy analysis circuit 400 determines a defective address to be replaced by a plurality of spare memory cell rows and spare memory cell columns, according to the detected result of an address signal from the built-in self-testing circuit 300 and a defective memory cell.例文帳に追加

ビルトイン冗長解析回路４００は、ビルトインセルフテスト回路３００からのアドレス信号と不良メモリセルの検出結果とに応じて、各複数の予備メモリセル行および予備メモリセル列で置換するべき不良アドレスを決定する。 - 特許庁

In the semiconductor testing device for storing pieces of pattern data of predetermined channel numbers and bits for controlling jumps of patterns at different addresses of a pattern memory, and testing DUTs, the testing device includes a mask control unit which masks the bits for controlling jumps read out from the pattern memory, when only the pieces of pattern data of predetermined channel numbers are used and no pattern jumps are performed.例文帳に追加

所定チャンネル数のパターンデータとパターンのジャンプを制御するビットをパターンメモリの異なるアドレスに記憶させてＤＵＴの試験をする半導体試験装置において、所定チャンネル数のパターンデータのみを使用してパターンのジャンプを行わない場合に、パターンメモリから読み出されたジャンプを制御するビットをマスクするマスク制御部を設ける。 - 特許庁

To provide a test circuit for testing a synchronous memory circuit 3 which is operated with a high clock frequency and which is capable of adjusting test latency.例文帳に追加

高クロック周波数で動作する、テストレイテンシーが調節可能な、同期メモリ回路３をテストするためのテスト回路を提供する。 - 特許庁

The present invention provides an improved IC tester for testing a tested object, on the basis of the pattern data stored in a pattern memory.例文帳に追加

本発明は、パターンメモリに格納されたパターンデータに基づいて、被試験対象の試験を行うＩＣテスタに改良を加えたものである。 - 特許庁

To provide a programmable self-test controller useful in self-testing for many types of memory defects of different manufacturers or different design methods.例文帳に追加

メーカや設計方式が異なる種々のメモリの不良を自己テストするのに有用な、プログラム可能な自己テスト・コントローラを提供する。 - 特許庁

Therefore, the test program for testing a simple body of the first memory chip can be utilized as a test program for the semiconductor device after assembly.例文帳に追加

このため、第１メモリチップ単体を試験する試験プログラムを、半導体装置の組み立て後の試験プログラムとして流用できる。 - 特許庁

To decrease the scale of a microcomputer for testing a memory part and a logic part, and to eliminate the wasted time of the test to shorten a test time.例文帳に追加

メモリ部及びロジック部をテスト可能なマイコンを小規模化し、かつテストにおける無駄な時間を解消し、テスト時間を短縮する。 - 特許庁