「memory testing」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

This micrcomputer is provided with a flash memory(memory part) 110, a CPU(logical part) 120, a test ROM 130 for storing a test program for testing at least a logic part and recording means 150 and 112 for storing the test result of at least one of the memory part and the logic part as a flag.例文帳に追加

フラッシュメモリ（メモリ部）１１０と、ＣＰＵ（ロジック部）１２０と、少なくともロジック部をテストするためのテストプログラムを格納したテストＲＯＭ１３０と、メモリ部とロジック部の少なくとも一方のテスト結果をフラグとして格納可能な記録手段１５０，１１２とを備える。 - 特許庁

To disclose a technology for accurately testing the characteristics of a memory array by rechanging reference voltage and timing to be adjusted for a test of memory cells in particular in a software manner without requiring a different process regarding a test mode controller that utilizes a nonvolatile ferroelectric memory.例文帳に追加

本発明は不揮発性強誘電体メモリを利用したテストモード制御装置に関し、特にメモリセルのテストのため調整されるレファレンス電圧及びタイミングを別途のプロセスなくソフトウェア的に再変更し、メモリセルアレイの特性を正確にテストするようにする技術を開示する。 - 特許庁

To provide a semiconductor test device, a semiconductor memory test device, and a semiconductor memory test method in which testing capability of a semiconductor device is maximized, and factors of rise of a device cost can be minimized, and test cost is reduced.例文帳に追加

半導体デバイスのテスト能力が極大化されると共に、装置価格の上昇要因を最小化し得、テストコストも削減される半導体テスト装置、半導体メモリテスト装置および半導体メモリテスト方法を提供すること。 - 特許庁

To provide a semiconductor testing device wherein a control means which is substantially equivalent to a control signal to be stored in a WCS memory which controls the generation of a test pattern provided at an ALPG is provided outside the WCS memory.例文帳に追加

ＡＬＰＧが備える試験パターンの発生を制御するＷＣＳメモリに格納すべき制御信号と、実質的に等価な制御手段を、当該ＷＣＳメモリ外に備えるＡＬＰＧとする半導体試験装置を提供する。 - 特許庁

Also, a reference level is fixed and a pulse potential given to a plate line PL is adjusted by a potential generating circuit 2 at the testing time, and the quantity of read-out electric charges from a memory cell is reduced, so that the read-out margin of a memory cell is reduced intentionally.例文帳に追加

または、リファレンスレベルを固定して、テスト時に電位発生回路２によりプレート線ＰＬに与えるパルス電位を調整し、メモリーセルからの読み出し電荷量を小さくして、メモリーセルの読み出しマージンを意図的に少なくする。 - 特許庁

To provide a testing device which can make even distribution of threshold voltage by accurately controlling threshold voltage distribution after writing data in a plurality of memory cells in a nonvolatile semiconductor memory device being electrically erasable and writable.例文帳に追加

電気的消去・書き込み可能な不揮発性半導体記憶装置における複数のメモリセルにデータを書き込み後の閾値電圧分布を正確に制御して閾値電圧の分布を揃えることができる試験装置を提供する。 - 特許庁

Next, the room temperature test is performed, and a method of testing the semiconductor device accepts or reject the memory cell arrays 11a to 11n on the basis of the high temperature test result written on the memory cell arrays 11a to 11n and the room temperature test result of the room temperature test.例文帳に追加

次いで、常温試験を行い、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎに書き込まれた高温試験結果と、常温試験の常温試験結果とに基づいて、メモリセルアレイ１１ａ，１１ｂ，〜，１１ｎの合否判定を行う。 - 特許庁

To realize an efficient data compression test by a smaller number of wirings in a data compression testing technique of a memory chip.例文帳に追加

本発明は、メモリチップのデータ圧縮テスト技術に関し、より少ない配線数で、効率の良いデータ圧縮テストを実現できるようにすることを最も主要な特徴とする。 - 特許庁

To provide a nonvolatile semiconductor memory that makes it possible to reduce test time after manufacturing and reduces cost by using an inexpensive test system, and to provide a method of testing the same.例文帳に追加

製造後のテスト時間を短縮し、また、安価なテストシステムを用いることにより、コストを低減できる不揮発性半導体メモリ及びそのテスト方法を提供すること。 - 特許庁

To provide a semiconductor memory testing apparatus that reduces the time for analyzing a failure by displaying the number of failures in each area of a device to be tested.例文帳に追加

被試験対象デバイスの各領域におけるフェイル数を表示し、フェイルの解析にかかる時間を短縮することが可能な半導体メモリ試験装置を実現する。 - 特許庁

The waveform data stored in the memory 48 are selected by a load device 46 based on appearance frequency information 44 during the testing of each piece of the voice piece DB34.例文帳に追加

メモリ４８に記憶される波形データは、音声素片ＤＢ３４の各素片のテスト時の出現頻度情報４４に基づいてロード装置４６により選択される。 - 特許庁

To provide a semiconductor device that can change the number of concurrently operable memory macros when testing in consideration of variation in a power supply voltage.例文帳に追加

本発明の目的は、試験時において同時動作可能なメモリマクロ数を電源電圧変動に配慮して変更することができる半導体装置を提供することである。 - 特許庁

In this method and this system, multi-ported memory is separated into at least two parts used for testing one or a plurality of ports which is not directly accessible.例文帳に追加

この方法およびシステムでは、直接アクセス可能ではない１つまたは複数のポートをテストするために使用する少なくとも２つの部分にマルチポート化メモリを分離する。 - 特許庁

To provide a semiconductor storage device capable of performing a tRCD test adapted to the reduction in time between command inputs even when the test employs a memory testing apparatus inoperable for a high speed clock.例文帳に追加

高速なクロックで動作できないメモリ試験装置を用いる場合でも、短縮化に対応したｔＲＣＤ試験を可能にする半導体記憶装置を提供する。 - 特許庁

To materialize miniaturization and a low cost of a semiconductor testing device by small capacity programmable scrambler reducing the capacity of a scramble memory by enabling address conversion into an arbitrary address.例文帳に追加

任意のアドレスにアドレス変換可能で、且つスクランブルメモリの容量を低減した小容量プログラマブルスクランブラにより半導体試験装置の小型、低価格化を実現する。 - 特許庁

A data comparing processing part 7 compares the data read out of the memory 9 with original testing data, and displays a noncoincidence address on a display part 10 at noncoincidence time.例文帳に追加

データ比較処理部７は、メモリ９から読み出したデータと元の試験用データとを比較し、不一致の場合に不一致を生じたアドレスを表示部１０に表示させる。 - 特許庁

To provide a selection device, a delay device and a testing apparatus which can effectively utilize a writable memory and can make devices or apparatuses small in size.例文帳に追加

書き換え可能なメモリを有効に利用でき、また、デバイスあるいは装置のサイズを小型化することのできる選択デバイス、遅延デバイス及び試験装置を提供する。 - 特許庁

To solve such a problem that when memory macro-cells of various kinds incorporated in a semiconductor integrated circuit are tested and a pause test is performed, it takes a long time to perform testing successively.例文帳に追加

半導体集積回路に搭載された多数の様々な種類のメモリマクロセルを検査する場合にポーズテストを行なう時、逐次的に行なうと時間を要してしまう。 - 特許庁

The basic test speed is 500 MHz, but this speed can be increased to up to 1 GHz in Double Data Rate Mode (DDR Mode), for at-speed testing of today's faster memory devices. 例文帳に追加

基本的な試験速度は500MHzであるが, 今日のより速い記憶デバイスの速度指向試験用には, DDR(倍速)モードでこの速度を1GHzまで増大させることができる. - コンピューター用語辞典

To provide a method and an apparatus for testing a multi-ported memory especially when one or a plurality of ports thereof are not directly accessible, without using any intermediate logic circuit.例文帳に追加

特にそのポートの１つまたは複数が介在論理回路なしに直接アクセス可能ではないときに、マルチポート化メモリをテストするための方法およびシステムを提供すること。 - 特許庁

A self-test circuit built-in semiconductor memory 20 comprises a semiconductor substrate, a memory cell array 30 formed on the semiconductor substrate, testing circuits 50, 54 provided on the semiconductor substrate, storing a program, testing a memory cell array conforming to the stored program, and outputting a test result, and a controller 52 provided on the semiconductor substrate and rewriting the contents of programs stored in the test circuits 50, 54.例文帳に追加

自己テスト回路内蔵半導体記憶装置２０は、半導体基板と、半導体基板上に形成されたメモリセルアレイ３０と、半導体基板上に設けられ、プログラムを記憶して記憶されたプログラムにしたがってメモリセルアレイのテストを行ない、テスト結果を出力するためのテスト回路５０，５４と、半導体基板上に設けられ、テスト回路５０，５４に記憶されるプログラムの内容を書き換えるためのコントローラ５２とを含む。 - 特許庁

In the controller, the instruction member A is sequentially specified according to execution procedures of material testing to be executed with the tester main body specified by the testing mode, and the content of the corresponding instruction format A and its execution parameter D are read out of the memory to construct a testing execution program E controlling the operation of the tester main body.例文帳に追加

そしてコントローラにおいては、試験モードによって特定される試験機本体にて実行すべき材料試験の実行手順に従って命令番号Ａを順に指定して、メモリから該当する命令形態Ａの内容とその実行パラメータＤとを読み出して試験機本体の作動を制御する試験実行プログラムＥを構築する。 - 特許庁

A test signal RRT for testing the redundant memory cell in the direction of a line, a control signal XF generated by the test signal RRT, a test signal CRT for testing the redundant memory cell in the direction of a column, and a control signal YFD generated by the test signal CRT are provided to an output buffer 100A.例文帳に追加

行方向の冗長メモリセルを試験するための試験信号ＲＲＴとこの試験信号ＲＲＴによって生成される制御信号ＸＦ、及び列方向の冗長メモリセルを試験するための試験信号ＣＲＴとこの試験信号ＣＲＴによって生成される制御信号ＹＦＤが、出力バッファ１００Ａに与えられる。 - 特許庁

In this semiconductor testing device 11, a control part 10 forms a pattern file use frequency table in a pattern file use frequency table memory part 18 and determines the use frequencies of pattern files in the process of testing a preset number of semiconductors to be tested.例文帳に追加

半導体試験装置１１において、制御部１０は、パタンファイル使用頻度テーブル記憶部１８に、パタンファイル使用頻度テーブルを作成し、予め設定された個数分の被試験対象の半導体を試験する過程で、パタンファイルの使用頻度を求める。 - 特許庁

To provide an IC-testing apparatus, and a control method and a memory medium in an IC-testing apparatus whereby a throughput is improved by individually and concurrently executing a signal application process for measurement and a process for communication control.例文帳に追加

本発明の課題は、測定用の信号印加処理と、通信制御用の処理とを個別に並行して実行することにより、スループットを向上させるＩＣ試験装置、及びＩＣ試験装置における制御方法及び記憶媒体を提供することである。 - 特許庁

The semiconductor wafer 200 comprises a plurality of semiconductor chip regions 220 including the ferroelectric memory device 100, a chip region 210 for testing, and circuits 230, 240 for connecting the plurality of semiconductor chip regions 220 to the chip region 210 for testing.例文帳に追加

本発明の半導体ウエハ２００は、強誘電体メモリ装置１００を含む複数の半導体チップ領域２２０と、試験用チップ領域２１０と、複数の半導体チップ領域２２０と試験用チップ領域２１０とを接続する配線２３０，２４０と、を含む。 - 特許庁

The control unit outputs an optical signal for testing the dummy signal transmission unit, according to a fault search instruction outputted from a monitoring terminal and confirms the reception of the optical signal for testing via the signal monitoring unit, thereby verifying the alarm information stored in the log memory unit.例文帳に追加

制御部は、監視端末が出力する障害探索指令に応じて、ダミー信号送信部の試験用光信号を出力し、信号モニタ部で試験用光信号の受信を確認することでログ記憶部に記憶されている警報情報を検証する。 - 特許庁

By the memory 2 of 1st specification, a row address strobe signal RAS of a 1st activation control signal is activated at an effective timing, and read or write is executed by catching a testing address given to a partially shared address bus while operating by using a testing clock as reference.例文帳に追加

第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

The semiconductor memory testing apparatus constructed to allow fail bit map display for every wafer based on fail data taken from a fail memory is provided with a section for setting a chip retrieving condition for arbitrarily setting the fail chip retrieving condition.例文帳に追加

フェイルメモリから取り込んだフェイルデータに基づきウェハ単位でフェイルビットマップ表示するように構成された半導体メモリ検査装置において、フェイルチップ検索条件を任意に設定できるチップ検索条件設定部を設けたことを特徴とするもの。 - 特許庁

Output of the write data DO 1 to 8 to the flash memory 1 is performed by using the input/output terminals IO 1 to 8 of the testing equipment 2, and the completion signal BUSY outputted from the flash memory 1 is monitored at the input/output terminal IO 9.例文帳に追加

フラッシュメモリ１に対する書込みデータＤＯ１〜８の出力は、試験装置２の入出力端子ＩＯ１〜８を使って行い、入出力端子ＩＯ９ではフラッシュメモリ１から出力される完了信号ＢＵＳＹを監視する。 - 特許庁

On a substrate for testing, a clock signal corresponding to an actual operation of the semiconductor device is supplied, and a test program for conducting a performance test on the first memory circuit is written from a tester to the second memory circuit of the second semiconductor device.例文帳に追加

試験用基板上において、上記半導体装置の実動作に相当したクロック信号を供給し、テスト装置から上記第２半導体装置の第２メモリ回路に上記第１メモリ回路の動作試験を行うテストプログラムを書き込む。 - 特許庁

Also, the yield can be improved by testing by using optimum stress applying voltage and discrimination voltage in accordance with internal generation voltage characteristics in a test method of a nonvolatile semiconductor memory in which the gate voltage of a memory cell is generated internally in read-out.例文帳に追加

また、読み出し時にメモリセルのゲート電圧が内部生成される不揮発半導体記憶装置の検査方法においては内部生成電圧特性に応じた最適なストレス印加電圧と判定電圧で検査することで歩留り向上が図れる。 - 特許庁

A BB memory 7 backed up by a battery 6 on the motherboard 10 is provided to write unique data in the BB memory 7 in a product testing process, and then the contents of an EEPROM 5 for BIOS storage are updated to a product BIOS for shipment.例文帳に追加

マザーボード１０上に電池６でバックアップされるＢＢメモリ７を設け、製品の試験工程でこのＢＢメモリ７に固有のデータを書き込み、その後、ＢＩＯＳ格納用のＥＥＰＲＯＭ５の内容を、製品ＢＩＯＳに更新して出荷する。 - 特許庁

This semiconductor testing device 1 having a pattern memory circuit 12 used for performing functional tests on semiconductor integrated circuits is provided with a backup power source 14 which supplies electric power to the pattern memory circuit 12 when the power supply from a power supply unit 11 which supplies electric power to the pattern memory circuit 12 at normal time is shut off.例文帳に追加

半導体集積回路の機能試験をするためのパターンメモリ回路１２を有する半導体試験装置１において、通常時にパターンメモリ回路１２に電源を供給する電源ユニット１１からの電源の供給が遮断されたとき、パターンメモリ回路１２に電源を供給するバックアップ電源１４を備えた。 - 特許庁

To provide a semiconductor integrated circuit device in which the cost of a test can be reduced due to the cost reduction of a tester by reducing a capacity of an expected value memory in the tester, in the semiconductor integrated circuit device frovided with the memory with multiple bits of word lengths and a BIST (Build In Self Test) circuit for testing the memory.例文帳に追加

語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図ることができる半導体集積回路装置を提供する。 - 特許庁

The burn-in test is performed using a memory BIST circuit 202, designed so as to preliminarily perform all tests necessary for confirming the operation of a memory device 201 for not only enhancing the toggle ratio in the burn-in test of the memory device, but also to suppress the developing time of the burn-in testing.例文帳に追加

あらかじめメモリ装置２０１の動作確認のために必要な全ての試験を実施するように設計されたメモリＢＩＳＴ回路２０２を用いてバーインテストを行うことにより、メモリ装置のバーインテストにおけるトグル率を向上させると共に、バーインテストの開発時間を抑制することができる。 - 特許庁

To provide an inexpensive semiconductor testing device which saves a test pattern storage memory by generating a fast clock while generating a test pattern in slow test cycles and is further slow and small in the storage capacity of a test pattern storage circuit, and a semiconductor testing method using the device.例文帳に追加

低速なテスト周期でテストパターンを作成しながら高速なクロックを発生させることでテストパターン格納メモリの節約を実現し、さらに低速かつテストパターン記憶回路の記憶容量が少ない安価な半導体試験装置及びその装置を用いた半導体試験方法を提供する。 - 特許庁

To shorten pattern data edition time by making it unnecessary to transfer a pattern file between a CPU and a pattern memory in the case of adding or deleting pattern data when pattern data for testing an integrated circuit are stored in plural pattern memories in the integrated circuit testing device in each word.例文帳に追加

集積回路試験装置で、集積回路試験用パターンデータが複数のパターンメモリに対してワード毎に格納されているとき、そのパターンデータを追加又は削除するとき、ＣＰＵとパターンメモリ間のパターンファイルの転送を不用とし、パターンデータの編集時間を短くする。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

To provide an optical recording medium for testing recording and reproducing which enables various kinds of optical memory devices to surely interchange CD-RW disk recording and/or reproducing.例文帳に追加

各種光記憶装置がＣＤ−ＲＷディスク記録及び／または再生互換を確実に行えるようにするための記録再生テスト用光記録媒体を提供すること。 - 特許庁

After testing is terminated, high-speed sampled data stored in the memory card 108 are transmitted to the data processor 200 and the data processor 200 synthesizes the low-speed and high-speed sampled data.例文帳に追加

試験終了後、メモリカード１０８に記憶されている高速サンプリングデータをデータ処理装置２００に伝送し、データ処理装置２００は低速および高速サンプリングデータを合成する。 - 特許庁

The message transmitting/receiving part 12 rewrites a circuit configuration based on the testing program 133 to rewrite a configuration of a memory table so as to be able to perform operations of a plurality of slave stations.例文帳に追加

メッセージ送受信部１２は、試験用プログラム１３３に基づいて回路構成を書き換え、複数台分の子局の動作を行えるようにメモリテーブルの構成を書き換える。 - 特許庁

To provide a semiconductor testing device with an event pulse generating part capable of eliminating practically or reducing, storage updating for a storage memory provided inside the event pulse generating part.例文帳に追加

イベントパルス発生部内に備える格納メモリへの格納更新を実用的に解消若しくは低減可能とするイベントパルス発生部を備える半導体試験装置を提供する。 - 特許庁

To provide a test circuit, for example a BIST(Built-In Self Test) circuit, capable of testing any circuit to be tested (for example, a high speed semiconductor memory) easily with the actually working frequency.例文帳に追加

テスト回路（例えば、ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路）において、被テスト回路（例えば、高速の半導体メモリ）を実動作周波数で容易にテストする。 - 特許庁

By changing the program configurating from the memory element 21 to the FPGA 12 to flexible, the device body A is operated in a hardware constitution proper for testing devices B to be measured.例文帳に追加

記憶素子２１からＦＰＧＡ１２にコンフィギュレーションするプログラムをフレキシブルに変更することで、装置本体Ａを被測定デバイスＢの検査に適したハード構成にて動作させる。 - 特許庁