「page buffer」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The page buffer circuit includes a cache latch circuit including first and second cache latch nodes, a switch circuit for selectively connecting the second cache latch node to the latch input node, and a shared sense circuit connected between the latch input node and a reference potential.例文帳に追加

ページバッファ回路はまた、第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、ラッチ入力ノードに第２キャッシュラッチノードを選択的に連結するスィッチ回路と、ラッチ入力ノードと参照電位との間に連結された共有感知回路を含む。 - 特許庁

To provide a flash memory element which is increased in data loading speed in a page buffer by selecting data input via an IO pad to make only a desired data bus active, and prevents a power loss by reducing current consumption by an excess current.例文帳に追加

ＩＯパッドを介して入力されるデータを選択してプログラムを希望するデータパスだけをアクティブさせて、ページバッファへのデータロード速度を改善し、過度電流により電流消費を低減して電力損失を防止できるフラッシュメモリ素子を提供すること。 - 特許庁

The image forming apparatus 120 makes a plotting processing part 121, an image data processing part 122, a page buffer 123, a printer engine 124, and an image data registration part 129 in which image data as an original image are preliminarily registered as registration image data DATm coordinately function.例文帳に追加

画像形成装置１２０は、描画処理部１２１、画像データ処理部１２２、ページバッファ１２３、プリンタエンジン１２４、原画としての画像データを登録画像データＤＡＴｍとして予め登録する画像データ登録部１２９を連係して機能させる。 - 特許庁

During loading program data, when inputted program data corresponds to a defective column, the data loading circuit loads pass data in a page buffer corresponding to the defective column instead of inputted program data utilizing defective column address information being previously stored.例文帳に追加

プログラムデータをローディングする間、データローディング回路は入力されるプログラムデータが欠陥列に対応する場合は、予め格納された欠陥列アドレス情報を利用して前記欠陥列に対応するページバッファに入力プログラムデータに代えてパスデータをローディングする。 - 特許庁

A delay updation processing means 8 reads only pages that are not currently used by any of application programs among pages shown by unupdated page information recorded in the part 4 from the buffer 2 and reflects them in the database 1 asynchronously with the processing of an application program.例文帳に追加

遅延更新処理手段８は、アプリケーションプログラムの処理と非同期に、記録部４に記録された未更新ページ情報が示すページのうち、何れのアプリケーションプログラムにも現在使用されていないページのみをデータバッファ２から読み出しデータベース１に反映する。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

When generation of a specified development error is detected during bit map development of a writing object at a writing object writing section 132, both the developed bit map on an arbitrary page and error information for the specified development error are stored on an output buffer 112.例文帳に追加

描画オブジェクト描画部１３２によるによる描画オブジェクトのビットマップ展開中に、所定の展開エラーが発生したことを検知した場合に、展開された任意のページのビットマップと所定の展開エラーに対するエラー情報を共に出力バッファ１１２上に格納する構成を特徴とする。 - 特許庁

The browser 32 and a plug-in 33 store various kinds of information regarding the searched Web page in a buffer 34, however, a content controller 35 stores the various kinds of information in a HDD 170 while associating the various kinds of information with a program title of the searched program as the Internet search contents 38.例文帳に追加

ブラウザ３２およびプラグイン３３は検索されたウェブページに関する各種情報をバッファ３４に格納するが、コンテンツ制御部３５はＨＤＤ１７０にこれらの各種情報と検索を行った番組の番組タイトルとを対応付けてネット検索コンテンツ３８として格納する。 - 特許庁

The image fetched and stored in the page buffer 104 is outputted to an IOT 30.例文帳に追加

回転処理要否判定手段は、原稿および出力用紙の態様の各種条件に対応して一義的に回転処理の要否を設定した回転処理判定テーブルを持ち、ユーザの設定した入力原稿の態様、出力用紙の態様に基づいて１８０度の回転処理の要否を判定する。 - 特許庁

In an outside address EAD<1:0> input part to which a signal is inputted through a page address input part P1, an initial stage buffer G21 of four stages series (G21 to G24) connection constitution receives the outside address EAD<1:0>, and an inversion control input receives an inside chip enable signal #ICE.例文帳に追加

ページアドレス入力部Ｐ１を介して入力される外部アドレスＥＡＤ＜１：０＞入力部において、４段直列（Ｇ２１〜Ｇ２４）接続構成の初段のバッファＧ２１は外部アドレスＥＡＤ＜１：０＞を受け、反転制御入力に内部チップイネーブル信号＃ＩＣＥを受ける。 - 特許庁

Then, when the graphic plotting commands can be synthesized in time series, the synthetic graphic plotting instruction is generated by a synthetic processing part 22 of graphic plotting instruction, transferred to a plotting processing part 24 of synthetic graphic and a plotting processing optimized to the synthetic graphic is performed to a page buffer here.例文帳に追加

そして、このバッファ内の図形描画コマンドが時系列順に合成可能であれば、図形描画命令合成処理部２２で合成図形描画命令を生成して合成図形描画処理部２４へ渡し、ここで合成図形に最適化された描画処理をページバッファに対して行う。 - 特許庁

In the case that the mode is selected, after starting compression encoding of the images of the first page, a control part 22 activates an IOT 20 before confirming that the compressed result can be settled in the buffer 14, makes an image expansion part 18 start expansion decoding and makes the IOT 20 start image formation.例文帳に追加

このモードが選択された場合、制御部２２は１ページ目の画像の圧縮符号化を開始した後、その圧縮結果がバッファ１４に収まることを確認する前に、ＩＯＴ２０を起動し、画像伸長部１８に伸長復号処理を開始させ、ＩＯＴ２０に画像形成を開始させる。 - 特許庁

Since the image of an original by one page is read, encoded and stored, the image of original can be read and stored at a high speed, without having to increase the data capacity of a buffer memory 13 or increase the share rate of an internal bus 14 for image transfer.例文帳に追加

１ページ分の原稿画像の読み取り、符号化、および、蓄積動作が行われるので、バッファメモリ１３のデータ容量を増大したり、あるいは、画像転送による内部バス１４の占有率を上げることなく、原稿画像を高速に読み込み、蓄積することができるようになる。 - 特許庁

Input nodes of first inverters MP3, MN11 are connected to the first node N1, output nodes of the first inverters MP3, MN11 are connected to the second node N2, and a third transistor MP1 made into an off-state when data is input to the page buffer P/B is connected between the first inverters MP3, MN11 and a power source terminal Vdd.例文帳に追加

第１インバータMP3,MN11の入力ノードは、第１ノードN1に接続され、第１インバータMP3,MN11の出力ノードは、第２ノードN2に接続され、第１インバータMP3,MN11と電源端子Vddの間には、データをページバッファP/Bに入力するときにオフ状態となる第３トランジスタMP1が接続される。 - 特許庁

A control section 14 assigns the buffer memory used for processing to one plane (page) of image data in the case of performing the input processing of the image data from a scanner section 11 or the like or the output processing of the image data to a printer section 12 or the like, and controls the flow of the image data to be revisable for each image plane.例文帳に追加

制御部１４は、スキャナ部１１等からの画像データの入力処理や、プリンタ部１２等への画像データの出力処理を実行する際に、その処理で使用するバッファメモリを画像データの一面（ページ）ごとに割り当てて、画像データの流れを一面ごとに変更可能に制御する。 - 特許庁

To provide a nonvolatile memory device and a method of programming the same, in which program time can be decreased by determining the propriety of program fail through a verification line, without adding a circuit to a page buffer of a nonvolatile memory element, and at the same time, by executing a cache program and intelligence-type verification.例文帳に追加

不揮発性メモリ素子のページバッファーに回路を追加せずに検証ラインを介してプログラムフェイルの可否を判断し、知能型検証を遂行させることによってキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法を提供する。 - 特許庁

In this nonvolatile semiconductor memory device, voltage of an odd number (or even number) sense node out of sense nodes of a page buffer is varied according to a state of a corresponding memory cell during a first sense period, while voltage of an even number (or odd number) sense node is fixed at a predetermined voltage.例文帳に追加

本発明の不揮発性半導体メモリ装置によると、ページバッファの感知ノードのうちの奇数（又は偶数）感知ノードの電圧は、第１感知区間の間、対応するメモリセルの状態によって変わる一方、偶数（又は奇数）感知ノードの電圧は、第１感知区間の間、特定電圧に固定される。 - 特許庁

The apparatus is provided with a plurality of memory cells in which data is written in accordance with write-in data stored in a page buffer and a program loop accumulation counter 33 cumulatively storing the number of program loops required for writing data in a plurality of memory cells, and outputs the number of program loops cumulatively-stored in the program loop accumulation counter 33.例文帳に追加

ページバッファに記憶された書き込みデータに応じて、データが書き込まれる複数のメモリセルと、複数のメモリセルへのデータ書き込みに要したプログラムループ回数を累積記憶するプログラムループ累積カウンタ３３と、を具備し、プログラムループ累積カウンタ３３に累積記憶されたプログラムループ回数を出力することを特徴とする。 - 特許庁

When a reset operation or a power-off operation is performed from a control panel (or a host computer) (902), a job stored in a page buffer is recognized according to a job management table (905), and the transmission source (host computer) of the print job stored in the table is notified that the print job is to be eliminated (canceled) (908).例文帳に追加

操作パネル（またはホストコンピュータ）からリセット操作または電源オフ操作が行なわれると（９０２）、ページバッファに格納されたジョブをジョブ管理テーブルにより認識し（９０５）、該テーブルに格納されている印刷ジョブの送信元（ホストコンピュータ）に、当該印刷ジョブが削除（キャンセル）されることを通知する（９０８）。 - 特許庁

Encoded input printing data is once converted to intermediate code bands 1-n of a page unit by banding processing and these bands are converted to real image drawing and the real image data are compressed at every corresponding band to obtain compressed bands 1-n which are, in turn, temporarily stored in a buffer memory and the bands 1-n are outputted to an image forming engine while thawn.例文帳に追加

コード化された入力印刷データを一旦バンディング処理で頁単位の中間コードバンド１〜ｎとした後、リアルイメージ描画変換し、対応バンド毎にそのリアルイメージをデータ圧縮し圧縮バンド１〜ｎとしてバッファメモリに一時記憶させ、バンド１〜ｎを順次解凍しながら作像エンジンに出力する。 - 特許庁

To provide an image processor which is configured so as to develop compressed image data in a page buffer memory to synthesize and output the image data and allows memory capacity to be reduced more than in the conventional image processor for segmenting expanded image data after once developing the image data to synthesize and output the image data.例文帳に追加

圧縮した画像データをページバッファメモリで展開して合成出力するように構成された画像処理装置であって、伸張した画像データを一旦展開してから切り出しを行って画像データを合成出力する従来の画像処理装置よりもメモリ容量を削減できるようにする。 - 特許庁

To provide a microprocessor equipped with an address converting mechanism for executing a dynamic address conversion by page units from a virtual address to a physical address and a low associative address conversion buffer with a large capacity, capable of suppressing the overhead of the address conversion, and preventing any limit to be imposed on the lock function of a TLB entry.例文帳に追加

仮想アドレスから物理アドレスへのページ単位の動的アドレス変換を実行するアドレス変換機構を備えたマイクロプロセッサであって、大容量で連想性の低いアドレス変換バッファを備えるとともに、アドレス変換のオーバヘッドを抑制し、かつ、ＴＬＢエントリのロック機能に課される制限を回避しうるマイクロプロセッサを提供する。 - 特許庁

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.例文帳に追加

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁

Waveform data stored in the NAND flash memory or the like is read out on a page basis without no interruption to the CPU, samples can be supplied to the buffer of the waveform memory, and the error detection and correction of the data read from an external memory such as the NAND flash memory are performed by an error correction unit of the tone generator.例文帳に追加

ＣＰＵへの割り込み無しで、ＮＡＮＤ型フラッシュメモリ等に格納した波形データのページ単位での読出しを行い、波形メモリのバッファにサンプル補充ができるようにするとともに、ＮＡＮＤ型フラッシュメモリ等の外部メモリから読出したデータについてのエラー検出と訂正を楽音生成部内のエラー訂正部で行う。 - 特許庁

A sense amplifier part 106 reads a first plurality of bit data or a second plurality of bit data having second bit numbers being twice of the first plurality of bit data from a page buffer device 105 in accordance with an internal control signal having a period being twice of an external control signal for each second bit number and holds temporarily them as holding data.例文帳に追加

センスアンプ部１０６は、ページバッファ装置１０５から第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて読み出して保持データとして一時的に保持する。 - 特許庁

The retrieved packet is read at each packet unit and multiplexed on a time axis by a packet multiplex processor 3 after storage into a buffer memory 2 for packet multiplex at each HW, then inputted to a common part 11 consisting of a data link layer processor 4, a page divider 5, INF part 6 of data link layer processing and VOQ processor 8.例文帳に追加

抽出されたパケットは、各ＨＷ毎にパケット多重用バッファメモリ部２に蓄積された後、パケット単位で読み出されてパケット多重処理部３により時間軸上にパケット多重されて、データリンクレイヤ処理部４、ｐａｇｅ分割部５、ネットワークレイヤ処理ＩＮＦ部６、ＶＯＱ処理部８からなる共通部１１へ入力される。 - 特許庁

When a controller 2 receives the read command of a page from a host system 8, a control unit 4 reads the first parts P1a to Pna on pages P1 to Pn from the buffer memory 6 while the NAND type flash memory 3 is on standby due to relatively large latency of the NAND type flash memory 3, and transfers data to the host system 8.例文帳に追加

コントローラ２がホストシステム８からページの読み出し命令を受けると、制御部４は、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａを読み出して、ホストシステム８へデータ転送する。 - 特許庁

The image processing apparatus is provided with a character attribute acquiring section 112 for acquiring the attributes of characters included in print data; a compression rate determining section 141 for determining a compression rate of irreversible compression; and a compression processing section 142 for executing irreversible compression to the color-converted print data in accordance with the determined compression rate, and registering the data into a page buffer 53d.例文帳に追加

印刷データに含まれる文字の文字属性を取得する文字属性取得部１１２と、非可逆圧縮の圧縮率を決定する圧縮率決定部１４１と、色変換された印刷データに対して、決定された圧縮率に従って非可逆圧縮を行い、ページバッファ５３ｄに登録する圧縮処理部１４２とを備える。 - 特許庁

The programming operation method for a flash memory device includes: a plurality of multi-level cells connected to a plurality of bit line pairs and a plurality of word lines respectively; and a page buffer circuit including a high-order bit register for storing input data and outputting the input data or inverted input data, and a low-order bit register for receiving the transmission of the input data through the high-order bit register.例文帳に追加

複数のビットライン対と複数のワードラインにそれぞれ連結される複数のマルチレベルセルと、入力データを格納し、前記入力データあるいは反転された入力データを出力する上位ビットレジスタと、前記上位ビットレジスタを介して入力データの伝達を受ける下位ビットレジスタを含むページバッファ回路とを含むフラッシュメモリ装置のプログラム動作方法。 - 特許庁

A receiving buffer 10 is divided into plural areas, parallel- processes the printing data supplied by different personal computers for example, outputs image data to the area corresponding to image page memory 12 constituted in the plural areas as well, and conducts an efficient printing process by parallel-processing the printing data even when the printing data with small capacity are supplied for example.例文帳に追加

受信バッファ１０は複数のエリアに分割され、例えば異なるパーソナルコンピュータから供給される印刷データを並列処理し、同様に複数のエリアで構成される画像ページメモリ１２の対応するエリアに画像データを出力し、並列に処理することによって、例えば小容量の印刷データが供給された場合でも効率よい印刷処理を行う構成である。 - 特許庁

The charge trap type 3-level nonvolatile semiconductor memory and its driving method are provided with a memory array including a plurality of memory elements capable of storing data in at least two charge trap areas in a current moving direction, and a page buffer driven to map a set of first to third bit data in the threshold voltage groups of the two charge trap areas constituting a set.例文帳に追加

本発明の電荷トラップ型の３−レベル不揮発性半導体メモリ装置及びその駆動方法は、それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、一組の第１〜第３ビットのデータを、一組をなす二つの前記電荷トラップ領域のスレショルド電圧グループにマッピングするように駆動されるページバッファーとを備える。 - 特許庁

The page buffer of the nonvolatile memory device includes a first register having a first input part receiving an input of program data a second input part receiving an input of erased data, first and second charging elements are set respectively in the first and the second input part so that program data or erasing data are inputted to the first or the second input part gradually at the time of check board program.例文帳に追加

本発明の不揮発性メモリ装置のページバッファは、プログラムデータの入力を受けた第１入力部と消去データの入力を受ける第２入力部を有する第１レジスタを含み、チェックボードプログラムの際にプログラムデータあるいは消去データがゆっくり前記第１または第２入力部に入力されるように、前記第１および第２入力部それぞれには第１および第２充電素子が設置されることを特徴とする。 - 特許庁