「parallel input/output」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In amplifier cells whose input output signals are connected in parallel in terms of AC, signal input output terminals of a high output amplifier cell block to which a DC power supply is supplied in parallel and of a low output amplifier cell to which DC power supplies are supplied in series and a matching circuit are interconnected by a connection means consisting of only passive elements without active elements such as switches.例文帳に追加

入出力信号について交流的に並列接続された複数の増幅器セルにおいて、並列に直流電源を供給する高出力増幅器セルブロックと、直列に直流電源を供給する低出力増幅器セルブロックの信号入出力端子同士と整合回路をスイッチ等の能動素子を用いない受動素子のみで構成された接続手段により接続する。 - 特許庁

A capacity connection plug terminal is structured by capacity-connecting at least a pair of plug terminals 8A, 8C of the plug part 4 side in parallel, and also, a capacity connection jack terminal is structured by capacity-connecting at least a pair of jack terminals 9A, 9C of the input-output terminal part 6 side in parallel.例文帳に追加

プラグ部４側の少なくとも一対のプラグ端子８Ａ、８Ｃを並列に容量接続して容量接続プラグ端子を構成するとともに、入出力端子部６側の少なくとも一対のジャック端子９Ａ、９Ｃを並列に容量接続して容量接続ジャック端子を構成する。 - 特許庁

The multiple ear-microphone comprises a plurality of bodies 5a and 5b of the ear microphone, a plug 2 to be plugged into a speech input/ output terminal 6a of a mobile telephone 6, and a parallel connecting section 3 which is connected to the plug 2 via a cord 1 and branches a signal line of the cord 1 into a plurality of parallel lines.例文帳に追加

複数のイヤマイクロホン本体５ａ，５ｂと、携帯電話機６の音声入出力端子６ａに差し込むプラグ２と、このプラグ２にコード１を介して接続すると共に、このコード１の信号ラインを並列に複数分岐する並列接続部３とを備える。 - 特許庁

The input/output device 26 includes other peripheral parts like an external memory interface device (MIU) 30, a parallel interface device (PIU) 32 and a series interface device (SIU) 34 but is not limited to them.例文帳に追加

入力／出力装置２６は、外部メモリ・インターフェース装置（ＭＩＵ）３０、平行インターフェース装置（ＰＩＵ）３２，直列インターフェース装置（ＳＩＵ）３４のように、他の周辺部を含んでいるが、それらに限定されるわけでない。 - 特許庁

The noise cutoff device 20 is provided with a branch unit 23, a switch 24, and a branch unit 25 connected in series between input/output terminals 21 and 22, and a high-pass filter 29 for a down signal connected to the switch 24 in parallel.例文帳に追加

流合雑音遮断器２０は、入出力端子２１、２２間に分岐器２３、スイッチ２４、分岐器２５を直列に設けると共に、スイッチ２４に下り信号用のハイパスフィルタ２９を並列に接続する。 - 特許庁

The input/output device 26 includes other peripheral parts like an external memory interface unit(MIU) 30, a parallel interface unit(PIU) 32 and a series interface unit(SIU) 34 but is not limited by them.例文帳に追加

入力／出力装置２６は、外部メモリ・インターフェース装置（ＭＩＵ）３０、平行インターフェース装置（ＰＩＵ）３２，直列インターフェース装置（ＳＩＵ）３４のように、他の周辺部を含んでいるが、それらに限定されるわけでない。 - 特許庁

The input/output terminals 8 and the earth terminal 9 are projected in a bottom side direction and a side face direction of the outer shape of the irreversible circuit component and formed in parallel as plates with the bottom face of the irreversible circuit component and a joining face of the printed circuit board.例文帳に追加

入出力端子８およびアース端子９は、非可逆回路素子の外形に対し、底面方向と側面方向とに突出して、非可逆回路素子の底面と回路基板の接合面とに平行な板状に形成する。 - 特許庁

Each ASIC 52 has thirty-two input/output terminals tm capable of parallel inputs and outputs for detection signals SD and PWM values, and a data receiving terminal DR and a data sending terminal DX for inputting and outputting serial data, respectively, and is compatible with three input/output control modes determined by the states (H/L) of control signals inputted to terminals "/OEL" and "/OEH".例文帳に追加

各ＡＳＩＣ５２は、検出信号ＳＤ、ＰＷＭ値のパラレル入力、出力を行える３２個の入出力端子ｔｍと、シリアルデータを入力、出力するデータ受信端子ＤＲ、データ送信端子ＤＸとを有し、端子「／ＯＥＬ」、「／ＯＥＨ」に入力される制御信号の状態「Ｈ／Ｌ」で定まる３つの入出力制御モードに対応可能である。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

A plurality of parallel wiring lines 3a to 2c connected between elements via repeaters 14a to 14c, 15a to 15c, and 16a to 16c are formed, input/ output characteristics are inversed in logic between the repeaters at corresponding positions between the adjacent wiring lines.例文帳に追加

リピータ１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃを介在させて素子間を接続した配線３ａ〜３ｃが、複数本並列して形成されており、隣り合う配線間で対応する位置のリピータ間で入出力特性の論理を逆にした。 - 特許庁

A lower series/parallel shift section is connected between a lower memory bank section and the input/output block section, and an interface logic circuit section generates a signal for selecting the upper or the lower memory bank section by an externally received write-in or read-out instruction.例文帳に追加

下部直／並列シフト部は下部メモリーバンク部と入／出力ブロック部の間に接続され、インターフェースロジック回路部は外部から受信された読み取り又は書き込み命令により上部又は下部メモリーバンク部を選択するための信号を発生する。 - 特許庁

A 2-port SAW resonator and two 1-port SAW resonators are arranged side by side on a piezoelectric substrate, and the two 1-port SAW resonators are symmetrically and in parallel connected to the respective input/ output bus bars of the 2-port SAW resonator.例文帳に追加

圧電基板上に２ポートＳＡＷ共振子と、２つの１ポートＳＡＷ共振子とを併置し、２ポートＳＡＷ共振子のそれぞれの入出力バスバーに前記２つの１ポートＳＡＷ共振子を対称に並列接続して構成する。 - 特許庁

The mount apparatus has a controller for supervising and controlling a mount operation, and the controller lifts up the mounting head 20 from the tray T after a part is chucked, while the controller is driven to control the input/output device to lift down the tray T in parallel.例文帳に追加

実装機は、実装動作を統括制御するコントローラを有し、このコントローラは、部品吸着後、実装用ヘッド２０をトレイＴに対して上昇させる一方で、これと並行してトレイＴを下降させるべく出し入れ装置を駆動制御する。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

Switching means 1 to 4 connecting input-output terminals (Ant1, Ant2, Tx and Rx) are constituted of a serial connection circuit of two MESFETs (e.g. the switching mean 1 is formed of Q11 and Q12), and a parallel transistor (Q5) connecting its connection point to a ground line is arranged.例文帳に追加

入出力端子（Ａｎｔ１，Ａｎｔ２，Ｔｘ，Ｒｘ）間を結ぶスイッチ手段１，２，３，４を２個のＭＥＳＦＥＴ（例えばスイッチ手段１はＱ１１とＱ１２）の直列接続回路で構成し、その接続点を接地ラインに接続する並列トランジスタ（Ｑ５）を設ける。 - 特許庁

The input/output device inputs/outputs a monitoring control signal between it and a monitoring control object with the aid of a DI circuit 11, AI circuit 12, and a DO circuit 13, converts a monitoring signal input from the monitoring control object to serial data by means of a parallel/serial converter 14, and converts a control signal from an upper rank device 40 to parallel data.例文帳に追加

入出力装置はＤＩ回路１１，ＡＩ回路１２およびＤＯ回路１３によって監視制御対象との間で監視制御信号の入出力を行い、パラレル−シリアル変換器１４によって監視制御対象から入力された監視信号をシリアルデータに変換、および上位装置４０からの制御信号をパラレルデータに変換する。 - 特許庁

Its featured constitution is that the gas introduction pipe is erected between the furnace wall and the support 12a disposed at the wafer input/output side and has a plurality of jet nozzles 23 spaced in the length direction to jet the gas parallel with the wafer surfaces and along the furnace wall of the wafer input/output side to form a swirl inside the furnace.例文帳に追加

その特徴ある構成は、ガス導入管は炉壁と複数の支柱のうちウェーハの搬入搬出側に位置する支柱１２ａとの間に立設され、かつ長さ方向に間隔をあけて複数の噴出口２３を有し、複数のガス噴出口がウェーハの表面と平行にかつウェーハの搬入搬出側の炉壁内に沿ってガスを噴出して炉内に旋回流を生じるように設けられたところにある。 - 特許庁

The phase shifter is formed by connecting in parallel a series circuit of a first switching element and a capacitor and a series circuit of a first inductor and a second inductor across a couple of input/output terminals and also connecting a second switching element between a connecting point of the first inductor and the second inductor and the ground.例文帳に追加

２つの入出力端子間に第1のスイッチング素子とキャパシタの直列回路と、第1のインダクタと第2のインダクタの直列回路を並列接続し、第1のインダクタと第2のインダクタとの接続点とグランドとの間に第2のスイッチング素子を接続してなる。 - 特許庁

To solve the problem that a power switching element Sw is liable to deteriorate its reliability at low temperatures when driving a power converter circuit with a free wheel diode FD connected in reverse parallel with the power switching element Sw, and to provide its input/output terminals.例文帳に追加

パワースイッチング素子Ｓｗ及びその入出力端子に逆並列に接続されたフリーホイールダイオードＦＤを備える電力変換回路を駆動対象とするものにあって、パワースイッチング素子Ｓｗが低温において信頼性が低下しやすいこと。 - 特許庁

In the relation parallel with the engine 11 for the pumps 17a and 17b, the motor-generator 22 to function as a generator being driven by the engine 11 and as a motor in receiving supply of the electric power is connected with the input/output shaft 21 of the power transmitting device 14.例文帳に追加

ポンプ17a，17bに対してエンジン11と並列的な関係で、動力伝達装置14の入出力軸21に、エンジン11による駆動により発電機として機能するとともに電力の供給を受けて電動機として機能する電動・発電機22を接続する。 - 特許庁

The branch line type 90° hybrid comprises first and second series lines, first and second shunt lines, and four three-branch circuits (non-perpendicular T junctions) which connect them and serves as input/output ports, and the second and third ports are formed in the directions orthogonal to the parallel first and fourth ports.例文帳に追加

第１、第２のシリーズ線路と第１，第２のシャント線路と、それらを接続し且つ入出力ポートともなる４つの三分岐回路（非直角Ｔジャンクション）からなり、平行な第１，第４ポートに直交する方向に第２，第３ポートを形成する。 - 特許庁

The emitted parallel light after passing through an optical cell 16 is reflected by a plane mirror 18 to pass through the optical cell 16 again, then converged by the fiber collimator 14, and made incident on an input/output terminal 12D of the optical coupler 12.例文帳に追加

この出射された平行光は、光学セル１６を通った後に平面鏡１８で反射され、再び光学セル１６を通った後にファイバコリメータ１４で集光され、光ファイバ２４を介して光カプラ１２の入出力端子１２Ｄに入射される。 - 特許庁

To provide constitution of peripheral circuits suitable for a high speed parallel input/output operation of multi-bits data in a nonvolatile storage device provided with a memory cell of which the electric resistance is varied in nonvolatile fashion in accordance with the level of storage data written by a data writing current.例文帳に追加

データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。 - 特許庁

The ONU100 is provided with: an electro-optical conversion part 110 having an optical input/output terminal to be connected with a center side optical fiber 40; an ONU function part 120; a serial/parallel conversion part 130; and an interface module 140 for connecting an external node.例文帳に追加

ＯＮＵ１００は、センタ側の光ファイバ４０と接続するための光入出力端を有する電気／光変換部１１０と、ＯＮＵ機能部１２０と、シリアル／パラレル変換部１３０と、外部ノードを接続するためのインタフェースモジュール１４０とを備えている。 - 特許庁

Also, a plurality of memory cells are connected to bit lines, the bit lines are connected to the second level shifter at a second connection point, while coupled to parallel sense amplifiers, write-in buffers, and first and second diodes, and connected to data input/output pins through these.例文帳に追加

また、複数のメモリセルをビットラインに接続し、該ビットラインは第２接続ポイントにおいて第２レベルシフターに接続するとともに、並列するセンサー増幅器と、書き込みバッファと、及び第１、第２ダイオードにカップリングし、これらを介してさらにデータ出入力ピンに接続する。 - 特許庁

A receiving circuit 10 and a transmitting circuit 20 are connected to a signal input/output terminal 1 in parallel therewith, the receiving circuit 10 side is provided with a stripline 11 of λ/4 and a switching diode 16, and the transmitting circuit 20 side is provided with a stripline 21 for making impedance high when turned off.例文帳に追加

信号入出力端１に対して受信回路１０及び送信回路２０が並列に接続され、受信回路１０側にはλ／４のストリップライン１１及びスイッチングダイオード１６を設け、送信回路２０側にはオフ時のインピーダンスを高インピーダンス化するストリップライン２１を設ける。 - 特許庁

Input/output microstrip-line conductors 3a and 3b are connected to inter-digital line conductors 2a and 2b disposed so that the length of adjacent superpositions of a pair of line conductors disposed in approximately parallel has the length in the approximately quarter of an effective wavelength on the top face of a dielectric substrate 1.例文帳に追加

誘電体基板１の上面には、略平行に配設された一対の線路導体の隣接する重なり部分の長さが実効波長の１／４程度の長さを有するように配設されたインタディジタル線路導体２ａ，２ｂに入出力マイクロストリップ線路導体３ａ，３ｂが接続される。 - 特許庁

The operation system for operation by inputting a command and an operand from a CPU, is composed of a memory group 13, an address control sequencer 12 and an arithmetic unit 14 and executes polynominal operation and parallel operation by designating the input/output addresses of memories of plural sets from the command and the operand.例文帳に追加

ＣＰＵからコマンドとオペランドを入力して演算を行う演算装置であって、メモリ群１３とアドレスコントロールシーケンサ１２と演算装置１４から構成され、コマンドとオペランドから複数組のメモリの入出力アドレスを指定して多項演算および並列演算を実行する。 - 特許庁

A CPU 2 converts data inputted from a PIO(parallel input/output controller) 7 or an UART(universal asynchronous receiver-transmitter) 8 into data corresponding to a protocol of an IrDA system by utilizing software stored in a ROM 3 and then, outputs it to a modulation circuit 9 through a bus 14 to modulate the data.例文帳に追加

ＰＩＯ７もしくはＵＡＲＴ８より入力されたデータを、ＣＰＵ２がＲＯＭ３内に格納されたソフトウェアを利用してＩｒＤＡ方式のプロトコルに対応したデータに変換した後、バス１４を介して変調回路９に送出して前記データを変調する。 - 特許庁

When a parallel operation is conducted, a capacitor 107 is connected to a λ/4 line 108 by a second switch 105 to be used as an impedance converting means, output impedances of the amplifiers 103 and 104 are matched to a characteristic impedance to prevent a decrease in input/output characteristics.例文帳に追加

また、並列動作を行う場合、第２のスイッチ１０５によりλ／４線路１０８にコンデンサ１０７を接続してインピーダンス変換手段として用いて、各電力増幅器１０３，１０４の出力インピーダンスを特性インピーダンスに整合させて入出力特性の低下を防止する。 - 特許庁

In the parallel relation with the engine 11 for the pumps 17A and 17B, the motor-generator 22 to function as a generator being driven by the engine 11 and as a motor upon receiving the supply of the electric power is connected with the input/output shaft 21 of the power transmitting device 14 through a second clutch 12b.例文帳に追加

ポンプ17A，17Bに対してエンジン11と並列的な関係で、動力伝達装置14の入出力軸21に第２のクラッチ12bを介して、エンジン11による駆動で発電機として機能するとともに電力の供給を受けて電動機として機能する電動・発電機22を接続する。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

According to this constitution, a series inductance component is increased, and a parallel capacitance component is reduced to facilitate impedance matching, when the impedance matching between an external standard impedance; and the low impedance of the stripline in a multilayer substrate is contrived in the input/output terminal part.例文帳に追加

これにより入出力端子部分で、外部の標準インピーダンスと多層基板内部のストリップ線路の低インピーダンスとのインピーダンス整合を図る際、直列インダクタンス成分を増すと共に並列キャパシタンス成分を減少させて、そのインピーダンス整合を容易に行えるようにする。 - 特許庁

When a customer's claim received by an electronic mail is supplied for a workflow system, in the case of transition to the plural processing nodes, a data input/output device 1080 prepares the copy of the supplied case in accordance with each parallel processing nodes and stores it in a case DB 1050.例文帳に追加

電子メールで受け取った顧客クレームがワークフローシステムに投入されたとき、データ入出力装置１０８０は、複数の並行処理ノードに遷移する場合に、各並行処理ノードに対応して投入案件のコピーを作成して案件ＤＢ１０５０に格納する。 - 特許庁

By moving two opposite sides of a rectangle of a first IC 10 in parallel in a slant direction to the direction of arrangement pattern formation, it is possible to widely replace a second IC 20 with a different input/output pattern within the mounting space of the wiring board 1.例文帳に追加

第一ＩＣ１０の長方形状の対向２辺を配列パターンの形成方向に対して斜め方向に平行移動することによって、入出力パターンの異なる第二ＩＣ２０であっても、配線基板１の実装スペース内で広範に取り替え実装することができる。 - 特許庁

To provide a simply structured serial-parallel signal conversion input/ output device capable of carrying out the control of various driven apparatus with a serial signal in a batch or of changing respective output signals of various sensors into serial signals to transmit them in a batch to a control system.例文帳に追加

駆動制御される各種機器の制御をシリアル信号によって一括して行うことができ、あるいは、各種センサの出力信号をシリアル信号化して、一括して制御系に伝送することができる簡単な構成のシリアル−パラレル信号変換入出力装置を得る。 - 特許庁

The phase shifter comprises parallel microstrip lines 17-1, 17-2 and a rat race type hybrid circuit 15 slidably disposed over the microstrip lines 17-1, 17-2 so as to be electromagnetically coupled therewith, and the microstrip lines 17-1, 17-2 have input/output ports 23-1 to 23-3.例文帳に追加

平行するマイクロストリップ線路１７−１，１７−２と、マイクロストリップ線路１７−１，１７−２に対し、スライド可能かつ電磁結合可能に配設されたラットレース型のハイブリッド回路１５とを備え、マイクロストリップ線路１７−１，１７−２に入出力ポート２３-１〜２３−３を設けている。 - 特許庁

Upon overlap input of a data input/output access operation period of an external command CMD and a refresh operation period of a refresh command RCMD, if access areas accessed by both commands are different, the commands are converted to control command signals SD_CMD and output parallel to enable a parallel conversion processing operation.例文帳に追加

また外部コマンドＣＭＤのデータ入出力アクセス動作期間とリフレッシュコマンドＲＣＭＤのリフレッシュ動作期間とが重複して入力される場合に、両コマンドによってアクセスされるアクセス領域が異なる場合には、各コマンドのそれぞれを並列して制御コマンド信号ＳＤ＿ＣＭＤへ変換して出力することで、並列変換処理動作を行うことができる。 - 特許庁

A diplexer circuit according to an embodiment comprises: a diplexer used for sharing an antenna between radio-frequency signals of different bands; an inductor connected in series between a wiring pattern connected to the antenna and an input/output port of the diplexer; and a capacitor shunt-connected in parallel to the wiring pattern of the inductor.例文帳に追加

実施形態によれば、ダイプレクサ回路は、帯域の異なる無線周波数信号でアンテナを共用するために用いられるダイプレクサと、アンテナに接続される配線パターンとダイプレクサの入出力ポートとの間に直列に接続されるインダクタと、インダクタの配線パターン側に並列にシャント接続されるコンデンサとを備える。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

In an input/output protective circuit of the semiconductor device with SOI structure, for an external terminal, a unit channel width resistance in a drain resistance of each of a plurality of NMOS transistors which are connected in reverse-bias in parallel is set so that an HBM surge breakdown voltage comparable as the HBM surge breakdown voltage in forward-biased connection is obtained.例文帳に追加

ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 - 特許庁

The ATC signal being an analog signal is simultaneously digital-converted in parallel by the dublex LPF and the ADC, each ADC output is processed by the duplex DSP and the CPU, and failures in the ATC receiver including the CPU are individually detected with bus reference to data received during processing and CPU input/output data.例文帳に追加

アナログ信号であるＡＴＣ信号を二重化されたＬＰＦ及びＡＤＣで、同時並行してデジタル変換するとともに、各ＡＤＣ出力を、両系ＤＳＰ、ＣＰＵで処理し、処理中に行われる各受信データ及びＣＰＵの入出力データをバス照合することにより、ＣＰＵを含め、ＡＴＣ受信部内の故障を個別に検出可能とする。 - 特許庁

To generalize a CTI technology, to improve the easiness to use, to sum and combine in parallel conventional technologies, and to complement a weak point of Windows capable of easily dealing with it on one screen, in a simplified input/output processing technology for CTI software in a technology field uniting a telephone and a computer.例文帳に追加

本発明の目的は、電話とコンピュータを融合させた技術分野におけるＣＴＩソフトの簡易入出力加工技術に関し、ＣＴＩ技術の汎用化をはかり、より使い易く、従来技術の総和と並行統合を目的とし、より簡便に一画面にて対応できるＷｉｎｄｏｗｓの欠点を補完する機能を有する。 - 特許庁

In an input/output protective circuit of the semiconductor device with SOI structure, for an external terminal, a unit channel width resistance in a drain resistance of each of a plurality of NMOS transistors which are connected in reverse-bias in parallel is set so that an HBM surge breakdown voltage comparable as an HBM surge breakdown voltage in forward-biased connection is obtained.例文帳に追加

ＳＯＩ構造の半導体装置の入出力保護回路において、外部端子に対し、各々が並列に逆方向バイアス接続される複数のＮＭＯＳトランジスタそれぞれのドレイン抵抗の単位チャネル幅抵抗値を、順方向バイアス接続時のＨＢＭサージ耐圧と同程度のＨＢＭサージ耐圧が得られるように設定する。 - 特許庁

A plurality of attenuation circuits 5A to 5D are connected in parallel between input/output terminals Ti and To of a step attenuator, and PIN diodes 6A to 6D are connected between ground ends of the respective attenuation circuits 5A to 5D and the ground, and the PIN diodes 6A to 6D are complementarily turned on or off to change necessary attenuation amounts in steps.例文帳に追加

ステップ減衰器の入出力端子Ｔｉ−Ｔｏ間に複数の減衰回路５Ａ〜５Ｄを並列接続すると共に、各減衰回路５Ａ〜５Ｄの接地端とグランドとの間にＰＩＮダイオード６Ａ〜６Ｄを接続し、ＰＩＮダイオード６Ａ〜６Ｄを相補的にオン又はオフして所要減衰量を段階的に切り替え可能にした。 - 特許庁