「parallel program」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

In the non-covalent parallel database server system, a matching processing of local disk devices of the respective servers is possible by providing an I/O block driver 14 to perform matching processing in the database server 11 and providing an I/O block driver linking program 13 link the I/O block driver 14 with other servers.例文帳に追加

本発明は、非共有型パラレルデータベースサーバシステムにおいて、一致化処理を行なうためのＩ／Ｏブロックドライバ１４をデータベースサーバ１１内に設け、かつＩ／Ｏブロックドライバ１４及び他のサーバとの連携を行なうＩ／Ｏブロックドライバ連携プログラム１３を設けることにより、各サーバのローカルディスク装置１５の一致化処理を可能にする。 - 特許庁

To provide a memory inspection circuit capable of performing checksum value calculation reading the whole area for memory read inspection in parallel with execution of a program stored in memory with a microprocessor and quickly detecting defective memory conditions with the external circuit configuration of ASIC maintained same as before.例文帳に追加

マイクロプロセッサによるメモリ上に格納されたプログラムの実行と並行して、メモリの読み出し検査対象となる全領域をリードするサム値計算を実行可能とし、ＡＳＩＣ外部の回路構成を従来と同じにしたまま、メモリの不良状態を速やかに検出できるメモリ検査回路を実現する。 - 特許庁

To provide a process management method, a process management program, and a process management system for managing a manufacturing line in which a plurality of devices are arranged in parallel in one process, and for estimating the change of a contribution degree of each device to the finish of a product.例文帳に追加

１つの工程に複数の装置が並列に配置された製造ラインを管理する工程管理方法、工程管理プログラム及び工程管理システムであって、製品の最終出来映えに対する各装置の寄与度の変化を推定することができる工程管理方法、工程管理プログラム及び工程管理システムを提供する。 - 特許庁

When a job J10 of the processor 1001 requests data processing to the system program, all the processors are interrupted, a processors under executing the job (J30 in the figure) of priority lower than J10 and idle processors (1003-1005 in the figure) parallel process the data processing functions designated by the data processing request and the processor 1001 similarly executes this data processing function as well.例文帳に追加

プロセッサ1001のジョブ(Ｊ)10がシステムプログラムにデータ処理要求をすると、全プロセッサに割込みをかけ、Ｊ10より低い優先度のジョブ(図ではＪ30)を実行しているプロセッサ及び遊休プロセッサ(図では1003〜1005)はデータ処理要求の指定するデータ処理機能を並列処理し、プロセッサ1001も同様に該データ処理機能を実行する。 - 特許庁

When scheduling for performing parallel execution is performed by a scheduling device 14, this program rewriter 15 extracts instruction sets composed of instructions for defining values in respective registers and the instructions for referring to the values defined in the registers and detects existing sections for respective definition values for the respective instruction sets.例文帳に追加

並列実行が行われるようなスケジュールがスケジューリング装置１４によりなされると、プログラム書換装置１５は、各レジスタに値を定義している命令、及び、そのレジスタに定義された値を参照している命令からなる命令集合を抽出し、各定義値についての生存区間を、命令集合のそれぞれについて検出する。 - 特許庁

In a test pattern load device 30, the test patterns to be executed are divided into a size storable in the memory 11 for storing the test patterns and stored in parallel and horizontal directions in the memory 11 for storing the test patterns, and test program information indicating the location of storage and division information on the number of divisions etc. are reported to a verification processing part 13.例文帳に追加

テストパターンロード装置３０で、実行すべきテストパターンを、テストパターン格納用メモリ１１に格納可能なサイズに分割してこれをテストパターン格納用メモリ１１の水平方向並列に格納すると共に、その格納位置を表すテストプログラム情報及び分割数等の分割情報を検証処理部１３に通知する。 - 特許庁

This compile device generates an object code 107 executable on a shared memory type computer with a thread as the unit of parallel processing by input of a source program 101 and using an inter-thread synchronous overhead information file 108 and the number of machine cycles acquisition library 106, and is constituted of a syntax analysis part 103, a parallelization part 104 and a code generation part 105.例文帳に追加

ソースプログラム１０１を入力として、スレッド間同期オーバーヘッド情報ファイル１０８とマシンサイクル数取得ライブラリ１０６を使用して、スレッドを並列処理の単位として共有メモリ型計算機上で実行可能なオブジェクトコード１０７を生成させるものであり、構文解析部１０３、並列化部１０４、コード生成部１０５から構成される。 - 特許庁

To provide a game program, a game device, a game system, and a game processing method, which facilitate operation to be performed in parallel with another operation when an image of a virtual world is displayed on a display device that a user can grip to see the screen and the another operation to the virtual work is performed according to posture and motion of the display device.例文帳に追加

ユーザが把持して画面を見ることが可能な表示装置に仮想世界の画像を表示し、当該表示装置の姿勢や動きに応じて当該仮想世界に対する操作が行われる場合に、当該操作と並行して行う操作を容易にすることが可能なゲームプログラム、ゲーム装置、ゲームシステム、およびゲーム処理方法を提供する。 - 特許庁

In a parallel processing system, in which mutually connected plural sub-systems are operated as a single system, the respective sub-systems are provided with various procedures to be prepared, used, updated, or deleted by a program which is being executed for realizing prescribed processing procedures, and a procedure managing part for performing individual state management for the respective procedures.例文帳に追加

相互に連結した複数のサブシステムを１つのシステムとして運用する並列処理システムにおいて、サブシステムの各々は、実行中のプログラムによる作成・使用・更新または削除の対象となるとともに所定の処理手順を実現させる各種の手続きと、それぞれの手続きについて独自の状態管理を行う手続き管理部とを備える。 - 特許庁

When operation abnormality of the CPU 10 is detected by the failure detection circuit 42, the switching circuit 70 and an IF conversion part 80 boot the DSP 20 by a program after initial boot for DSP by connecting ROM 30 and the DSP 20, by converting a parallel local bus of the ROM 30 into a serial local bus using a P/S converter 81.例文帳に追加

切替回路７０とＩＦ変換部８０は、故障検出回路４２がＣＰＵ１０の動作異常を検出している場合、ＲＯＭ３０のパラレルのローカルバスをＰ／Ｓ変換期８１によりシリアルのローカルバスに変換することによりＲＯＭ３０とＤＳＰ２０とを接続してＤＳＰ用初期ブート後のプログラムによりＤＳＰ２０を起動させる。 - 特許庁

The signal processor 1 includes: a data register 12 for storing data to be calculated; a plurality of calculators 11-1 to 11-m for calculating data stored in the data register 12 in parallel; and a controller 13 for controlling the calculation by the plurality of computing elements 11-1 to 11-m in response to a program stored in an instruction memory 14.例文帳に追加

信号処理装置１は、演算対象のデータを記憶するデータレジスタ１２と、データレジスタ１２に記憶されたデータを並列に演算可能な複数の演算器１１−１〜１１−ｍと、命令メモリ１４に記憶されたプログラムに応じて複数の演算器１１−１〜１１−ｍによる演算を制御するコントローラ１３とを含む。 - 特許庁

To automatically check and notify the interference and to express understandably the designed drawings or models of a product by consolidating when a product is split into a plurality of parts and a plurality of architects design in parallel in a design program and a designing apparatus by which a product is split into a plurality of units and each of which is designed respectively.例文帳に追加

本発明は、 製品を複数のユニットに分割してそれぞれ設計する設計プログラムおよび設計装置に関し、製品を複数に分割して複数設計者が並列設計する際に干渉を自動的にチェックして通知したり、製品の設計済み図面やモデルを統合してわかりやすく表示することを目的とする。 - 特許庁

In the cluster configuration VLIW, an object program capable of reducing the bit transition in a cache line, for example, in the case of the erroneous instruction caching is generated by recognizing relation between operands of instructions to be executed in parallel, through clustering and allocating clusters by referring to the register number of a cluster other than the allocated one and selecting the register number with reduced bit transition.例文帳に追加

例えば、クラスタ構成ＶＬＩＷにおいては、クラスタリングにより並列実行される命令のオペランドの関係を認識し、既割当の他クラスタのレジスタ番号を参照して、ビット遷移の少ないレジスタ番号を選択してレジスタ割当を行うことにより、例えば命令キャッシュミス時のキャッシュライン中のビット遷移を低減することが可能なオブジェクトプログラムを生成する。 - 特許庁

The method comprises generating first data representing a first pattern, generating second data representing a second pattern, writing the first data to a first buffer, and reading the first data from the first buffer to program the array of individually controllable elements to display the first pattern, while writing the second data to a second buffer in parallel.例文帳に追加

この方法は、第１のパターンを表す第１のデータを生成する段階と、第２のパターンを表す第２のデータを生成する段階と、第１のデータを第１のバッファに書き込む段階と、第１のバッファから第１のデータを読み取って、第１のパターンを表示するために個別に制御可能な素子アレイをプログラミングし、並行して第２のデータを第２のバッファに書き込む段階とを含む。 - 特許庁

The deteriorated character image generation program and method include steps of: rendering a character image onto a background plane; parallel moving and rotating the background plane according to the various parameters, determining the projection region of the character image on the image plane according to the various parameters; generating a pixel region mask; and generating the final deteriorated character image by super sampling.例文帳に追加

劣化文字画像生成プログラムおよび方法は、背景平面上に文字画像をレンダリングし、背景平面を種々のパラメータに従って平行移動および回転し、文字画像の投影領域を種々のパラメータに従って画像平面上に決定し、画素領域マスクを生成し、およびスーパーサンプリングにより最終劣化文字画像を生成する諸ステップを備える。 - 特許庁

This analytical device 30 includes a multithreading library ML for multithreading a predetermined process described in the test program TP prepared by a user, and when the data stored in a data memory 21 are processed, the threads are generated in accordance with the number of CPUs 23a, 23b using the multithreading library ML, and the processing of these threads is performed in parallel by the CPUs 23a, 23b, respectively.例文帳に追加

この解析装置３０は、ユーザによって作成されたテストプログラムＴＰに記述された所定の処理をマルチスレッド化するマルチスレッド化ライブラリＭＬを備えており、データメモリ２１に記憶されたデータを処理する場合に、マルチスレッド化ライブラリＭＬを用いてＣＰＵ２３ａ，２３ｂの数に応じたスレッドを生成し、これらのスレッドの処理をＣＰＵ２３ａ，２３ｂでそれぞれ並行して実行する。 - 特許庁

A parallel array architecture for a graphics processor includes: a multithreaded core array including a plurality of processing clusters, each processing cluster including at least one processing core for executing a pixel shader program that generates pixel data from coverage data; a rasterizer for generating coverage data for each of a plurality of pixels; and pixel distribution logic for distributing the coverage data from the rasterizer to one of the processing clusters in the multithreaded core array.例文帳に追加

グラフィックスプロセッサの並列アレイアーキテクチャは、複数の処理クラスタを含み、各処理クラスタがカバレッジデータから画素データを生成するピクセルシェーダープログラムを実行する少なくとも１個の処理コアを含む、マルチスレッド型コアアレイと、複数の画素のうちの１画素毎にカバレッジデータを生成するラスタライザと、ラスタライザからマルチスレッド型コアアレイ中の処理クラスタのうちの１つにカバレッジデータを配信する画素分配ロジックとを含む。 - 特許庁

In the information processing system for performing parallel processing while performing data communication between two or more computation nodes 1, 2 connected through an inter-node network 5, the computation node 1 includes communication control software for shifting the computation node 1 into a power-saving mode when the computation node 2 is yet to be ready for data reception although a running program on the computation node 1 is ready for data transmission.例文帳に追加

ノード間ネットワーク５で接続された複数の計算ノード１，２間でデータ通信を行いながら並列処理を行う情報処理システムにおいて、計算ノード１は、計算ノード１で動作中のプログラムがデータ送信の準備が完了したにもかかわらず、計算ノード２でデータ受信の準備が完了していない場合に、計算ノード１を省電力モードに移行させるための通信制御ソフトウェアを備える。 - 特許庁

To attain a high speed operation by recognizing the coexistence of automatic parallelization and Opn MP and easily advancing the parallelization and to prevent the deterioration of performance at the time of parallel processing by suppressing the useless generation of threads at the time of mutual calling in an optimizing device and recording medium for generating an object code for parallelizing the execution of programs by plural threads from a source program described in prescribed programming language.例文帳に追加

本発明は、所定のプログラミング言語で記述されたソースプログラムから、複数のスレッドによりプログラムの実行を並列化するオブジェクトコードを生成する最適化装置および記録媒体に関し、自動並列化とＯｐｅｎＭＰの混在を認めて並列化を簡易に進め高速化を図ると共に、相互に呼び出し時のスレッドの無駄な生成を抑止して並列処理時の性能低下を防止することを目的とする。 - 特許庁

Faced with the urgent task of realizing the so-called "nation built on intellectual property" by strongly promoting the creation, protection and exploitation of intellectual property from the standpoint of strengthening industrial competitiveness, thereby shifting to an economy with high value added and seeking sustained development of the national economy and culture, the Japanese government since 2002 worked out the "Intellectual Property Policy Outline"54 and the "Strategic Program for the Creation, Protection and Exploitation of Intellectual Property55 (hereinafter referred to simply as the "Strategic Program for Intellectual Property") with the aim of realizing a "nation built on intellectual property," and, based on these, it is pushing for a variety of systemic reforms in parallel as well as rapidly.例文帳に追加

評価産業競争力強化の観点から、知的財産の創造・保護・活用を強力に促進することによって、高付加価値経済への転換を図り、経済及び文化の持続的発展を目指す、いわゆる「知的財産立国」を実現することが喫緊の課題になっていることから、政府でも、2002年以降、「知的財産立国」の実現を目指し、「知的財産戦略大綱」54及び「知的財産の創造、保護及び活用に関する推進計画」55（以下、単に「知的財産推進計画」とする）が取りまとめられ、これらに基づき、各種の制度改革が並行的、かつ、急速に進められている。 - 経済産業省