「potential delay」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The internal circuit receives the first potential from the first supply section, and the delay circuit receives the first potential from the second supply section.例文帳に追加

上記内部回路は上記第１供給部からの上記第１電位を受け、上記遅延回路は上記第２供給部からの上記第１電位を受ける。 - 特許庁

The internal power source potential Vint is supplied to the post stage internal circuit 2, and a delay time of the post stage internal circuit 2 is controlled by the delay time control circuit 4.例文帳に追加

後段内部回路２には内部電源電位Ｖint が供給され、後段内部回路２の遅延時間が遅延時間制御回路４によって制御される。 - 特許庁

To communicate variation in a gate potential to a substrate potential without attenuation and delay to enable a high-speed operation, and to reduce a parasitic diode leakage current in the case where the gate potential does not change.例文帳に追加

ゲート電位の変動を“減衰させずに”かつ“遅延なく”基板電位に伝達させて高速動作を可能とし、かつゲート電位の変動が無い時における寄生ダイオードリーク電流を低減させる。 - 特許庁

To cancel mismatching of delay amounts between an analog circuit and a digital circuit, due to variation of a power supply potential in a semiconductor device comprising the analog circuit having a first delay variation amount with respect to the power supply potential variation and the digital circuit having a second delay variation amount smaller than the first delay variation amount.例文帳に追加

電源電位変動に対する第１の遅延変動量を有するアナログ回路と、第１の遅延変動量より小さな第２の遅延変動量を有するデジタル回路とを備える半導体装置において、電源電位の変動に伴うアナログ回路とデジタル回路との間での遅延量のミスマッチを解消する。 - 特許庁

On the basis of the potential difference information 114, effects on a circuit delay caused by substrate noise are analyzed using a delay library 111 showing a relationship between the difference value and the effects on the circuit delay (S105, S106).例文帳に追加

電位差情報１１４を基にして、差分値と回路遅延の影響との関係を示す遅延ライブラリ１１１を用いて、基板ノイズ起因の回路遅延への影響を解析する（Ｓ１０５，Ｓ１０６）。 - 特許庁

CARDIAC MAGNETIC FIELD DIAGNOSTIC APPARATUS OF VENTRICLE DELAY POTENTIAL AND METHOD OF IDENTIFYING PART WHERE INTRAMYOCARDIAL EXCITATION IS UNEVENLY PROPAGATED例文帳に追加

心室遅延電位の心臓磁界診断装置および心筋内興奮不均一伝播部位の同定方法 - 特許庁

When NMOS 53 is turned on after the passage of the delay time τD; the potential on the drain side of NMOS 54 has already risen to a certain level of potential, and therefore the ability of PMOS 51 has decreased and the potential on the drain side of NMOS 53 rapidly decreases to 0 V.例文帳に追加

遅延時間τD後にNMOS５３がオンした時、NMOS５４のドレイン側電位がある程度の電位まで上昇しているため、PMOS５１の能力は低下しており、速やかにNMOS５３のドレイン側電位がOVまで低下する。 - 特許庁

Therefore, at the time of write, as a potential of the data bus line is varied from an equalizing level, delay of write can be reduced.例文帳に追加

これにより書き込みの際、データバス線の電位は、イコライズレベルから変化するので書き込みの遅延を低減できる。 - 特許庁

To guarantee a display quality by preventing a delay between a shift pulse and a picture signal and an unexpected writing of an electric potential.例文帳に追加

シフトパルスと映像信号とのずれを防止し、予期せぬ電位の書き込みを防止して表示品位を保障する。 - 特許庁

About the time when a gate potential of the N31 comes to a potential equal to the VDD, that is, after the elapse of the delay time of the INV20, the INV20 changes the control signal (b) from ON to OFF.例文帳に追加

Ｎ３１のゲート電位が十分にＶＤＤと同等の電位となる頃、すなわち、ＩＮＶ２０の遅延時間経過後、ＩＮＶ２０は制御信号ｂをオンからオフに変化させる。 - 特許庁

A cell drain potential Vmcd as an output of the cell drain potential generating circuit is to be output from a source electrode of the N-channel transistor 116 controlled by the delay circuit.例文帳に追加

セルドレイン電位発生回路の出力であるセルドレイン電位Ｖｍｃｄは，遅延回路に制御されるＮチャネル型トランジスタ１１６のソース電極から出力されることになる。 - 特許庁

And a total delay time is estimated in a preceding stage internal circuit 1 and a post stage internal circuit 2, and an internal power source potential Vint outputted from the delay time control circuit 4 through a delay time control signal Vpin to which the result is fedback is adjusted.例文帳に追加

そして、前段内部回路１と後段内部回路２での合計遅延時間が見積もられ、その結果を反映した遅延時間制御信号Ｖpin を通して遅延時間制御回路４から出力される内部電源電位Ｖintが調整される。 - 特許庁

However, the electric potential of the internal node NA returns to the threshold voltage Vt because the PMOS 6 is kept on by a delay circuit 10.例文帳に追加

しかし、ＰＭＯＳ６は遅延回路１０によって、オンの状態に保持されるので、内部ノードＮＡの電位は閾値電圧Ｖｔに戻る。 - 特許庁

Therefore, electric characteristics can be improved including the reduction of delay caused by a change in ground potential or the reduction of inductance in a signal.例文帳に追加

そのため、グランド電位の変動や信号のインダクタンス低減による遅延の減少などの電気的特性を向上させることができる。 - 特許庁

Therefore, when a ventricle delay potential is generated in the cardiac muscles, the anatomical relation of the position can be easily identified.例文帳に追加

これにより心筋内に心室遅延電位が生じた場合にその解剖学的位置関係を容易に同定することが可能となる。 - 特許庁

The FPC 14 generates a switching signal by branching one of a high-potential voltage signal VDD and a low-potential voltage signal VSS and supplies it to the propagation delay adjusting circuit 30.例文帳に追加

ＦＰＣ１４は、高電位の電圧信号ＶＤＤあるいは低電位の電圧信号ＶＳＳのいずれかを分岐させて切替信号を生成し、伝搬遅延調整回路３０に供給する。 - 特許庁

A potential generating circuit 12 generates a potential E1 for discriminating the bright picture part from the dark picture part, and supplies it to the comparator circuit 13 simultaneously with the luminance signal YD from the delay circuit 19.例文帳に追加

電位発生回路１２は、明るい画像部分と暗い画像部分とを区分する電位Ｅ１を発生して遅延回路１９からの輝度信号ＹD と同時に比較回路１３に供給する。 - 特許庁

Depending on the regulation of the potential VDDH or VDDL and potential selection by the switch 1c-nc, reverse bias or forward bias is applied to the P-ch transistor 1a-na, thus attaining a large delay time or controlling the delay time finely.例文帳に追加

電位ＶＤＤＨまたは電位ＶＤＤＬの電位調整、およびスイッチ１ｃ〜ｎｃによる電位選択に応じて、Ｐ−ｃｈトランジスタ１ａ〜ｎａに逆バイアスまたは順バイアスをかけ、大きな遅延時間を得ることができると共に、遅延時間をきめ細かく制御することができる。 - 特許庁

The DLL circuit 100 is provided with a delay control circuit 130 controlling activation of a delay unit in accordance with a phase comparison result of the phase comparing circuit 120 and a drive potential control circuit 140 for controlling a drive potential Vc in accordance with the comparison result of the phase comparing circuit 120.例文帳に追加

ＤＬＬ回路１００は、位相比較回路１２０の位相比較結果に応じて遅延ユニットの活性化を制御する遅延制御回路１３０と、位相比較回路１２０の比較結果に応じて駆動電位Ｖｃを制御する駆動電位制御回路１４０とをさらに備える。 - 特許庁

After an elapse time TD1, since a delay circuit 207 raises the potential of one end of a capacitor 208 by Vcc, the gate potential of the transistor 201 is turned into 2Vcc-Vt, and a source line is charged at a high speed.例文帳に追加

遅延時間Ｔ_D1経過後に、遅延回路２０７がキャパシタ２０８の一端の電位をＶｃｃだけ引き上がるので、トランジスタ２０１のゲート電位は２Ｖｃｃ−Ｖｔとなり、ソース線が高速で充電される。 - 特許庁

To provide a semiconductor device for generating signal propagation delay without providing any delay element at a signal line side, and for easily forming an equivalent delay element on a chip or wiring board when a reference potential plane such as a GND plane faced to the neighborhood of the signal line exists.例文帳に追加

信号線の近くに対向するＧＮＤ平面などの参照電位平面が存在する場合、信号線側に遅延素子を設けずに信号伝搬遅延を生じさせ、等価的な遅延素子をチップや配線基板に容易に形成できる半導体装置を提供する。 - 特許庁

To provide a driving operation assisting device for a vehicle capable of transmitting a risk potential taking into consideration a delay of a driver from information transmission to a driving operation.例文帳に追加

情報伝達から運転操作までの運転者の遅れを考慮してリスクポテンシャルの伝達を行う車両用運転操作補助装置を提供する。 - 特許庁

To provide a delay circuit for adjusting a power-source voltage dependence on display time by providing a difference in electric potential between a source and a substrate (back gate).例文帳に追加

ソースと基板（バックゲート）間に電位差を設けることにより、ディレイ時間の電源電圧依存性を調整することができるディレイ回路を提供する。 - 特許庁

A cell drain potential generating circuit 3 is composed of one P-channel transistor 111, six N-channel transistors 112, 113, 114, 115, 116, 117, and a delay circuit 5.例文帳に追加

セルドレイン電位発生回路３は，１個のＰチャネル型トランジスタ１１１，６個のＮチャネル型トランジスタ１１２，１１３，１１４，１１５，１１６，１１７，および遅延回路５から構成されている。 - 特許庁

To make signal delay short, when the load capacity at an output terminal is large, and to shorten the time for which the output terminal stays at an intermediate potential.例文帳に追加

出力端子の負荷容量が大きい場合に、信号遅延を小さく、また出力端子が中間電位に留まる時間を短かくすること。 - 特許庁

The flip-flop circuit comprises a delay latch circuit 2a including inverter circuits 6 and 7, and an n-channel transistor 4 for equalizing the potential at the output node of the inverter circuit 6 and the potential at the output node of the inverter circuit 7.例文帳に追加

このフリップフロップ回路は、インバータ回路６およびインバータ回路７と、インバータ回路６の出力ノードの電位と、インバータ回路７の出力ノードの電位とをイコライズするｎチャネルトランジスタ４とを含むディレイラッチ回路２ａを備えている。 - 特許庁

Since the potential of a node B is almost constant with respect to the change of the level of a delay signal Iu and the potential of a node A is also almost constant, because the internal resistance value of the 1st current path is almost equal to the internal resistance value of the 2nd current path.例文帳に追加

第一の電流路の内部抵抗値と第二の電流路の内部抵抗値がほぼ等しいため、ノードＢの電位は遅れ信号Ｉｕのレベルの変化に対してほぼ一定であり、ノードＡの電位もほぼ一定になる。 - 特許庁

A controller for this driving operation assisting device for the vehicle estimates a delay condition of the driver based on a driving control input of the driver, and calculates a position in the future of the own vehicle for calculating the risk potential, based on the delay condition.例文帳に追加

車両用運転操作補助装置のコントローラは、運転者の運転操作量に基づいて運転者の遅れ状態を推定し、遅れ状態に基づいてリスクポテンシャルを算出する自車両の将来位置を算出する。 - 特許庁

When the reference-voltage potential of the capacitance for delay is changed to the detection side from the reference side, the overcurrent detection and delay time according to the current quantity is set by one overcurrent detection circuit.例文帳に追加

この様に、遅延用量の基準電圧電位をセンス抵抗の基準側から検出側に変更することで、１つの過電流検出回路にて電流量に応じた過電流検出遅延時間を設定することが可能となる。 - 特許庁

At the time of an overload, only the ringing of the auxiliary winding 31c, which is generated immediately after the switching element 1 is turned off, charges the delay capacitor 5 through the potential clamp circuit.例文帳に追加

過負荷時には、スイッチング素子１がターンオフした直後に発生する、補助巻線３１ｃのリンギングのみが電位クランプ回路を通じて、遅延容量５を充電する。 - 特許庁

A node N1 is connected to an input-side of the delay circuit, and a potential generated at the node N1 is delayed by a predetermined time period and then supplied to a node N2 at an output-side.例文帳に追加

ノードＮ１には，遅延回路の入力側が接続されており，ノードＮ１に発生する電位を所定の時間遅延させて出力側のノードＮ２に供給する。 - 特許庁

In another embodiment, to cope with potential timing differences in the receiver, transmitter phase adjustment is performed to advance or delay transmissions from the transmitter.例文帳に追加

別の実施形態では、受信機における潜在的なタイミング差に対処するために、送信機からの送信を前進または遅延させる送信機位相調整を行う。 - 特許庁

To provide a sub-word circuit in which speed delay at the time of non-selection of a word line, current consumption of a negative potential VKK, and control wiring can be reduced, and a semiconductor memory device using it.例文帳に追加

ワード線非選択時の速度遅延、負電位ＶKKの消費電流、制御配線の低減が可能なサブワード回路とそれを使った半導体記憶装置を提供する。 - 特許庁

The system and method receives a message at a device and determines whether the message represents potential malware and requires a delay to allow time to detect and respond to potential malware.例文帳に追加

デバイスにおいてメッセージを受信して、そのメッセージが潜在的な悪意のあるソフトウェアを表すかどうか、および潜在的な悪意のあるソフトウェアを検出して、それに応答する時間を見込むために遅延を必要とするかどうか判定するシステムおよび方法。 - 特許庁

The FET in an on state at all times becomes a source of supply for the power supply potential VDD and the ground potential GND and is provided in order to reduce the variation in the delay time caused by variations in manufacturing and changes of environmental temperature.例文帳に追加

更に、製造上のバラツキ又は環境温度の変化に伴う遅延時間の変動を抑制させるべく、上記した電源電位ＶＤＤ又は接地電位ＧＮＤの供給元となり、かつ常時オン状態のＦＥＴを設ける。 - 特許庁

When a reference-voltage potential of a capacitance for delay is changed from a reference side of a sense resistance to a detection side of the sense resistance, an output voltage of the capacitance for delay in a charging start becomes large in proportion to a current flowing in the sense resistance.例文帳に追加

遅延用容量の基準電圧電位をセンス抵抗の基準側から、センス抵抗の検出側に変えることによって、充電開始時の遅延用量の出力電圧はセンス抵抗に流れる電流に比例して大きくなる。 - 特許庁

The FPC 14 generates a switching signal by branching one of a high-potential voltage signal and a low-potential voltage signal VSS according to propagation delay characteristics of the LCD panel 16 and supplies the switching signal to a phase switching circuit in the driving IC 11.例文帳に追加

ＦＰＣ１４は、ＬＣＤパネル１６の伝搬遅延特性に応じて高電位の電圧信号ＶＤＤあるいは低電位の電圧信号ＶＳＳのいずれかを分岐させて切替信号を生成し、駆動用ＩＣ１１内の位相切替回路に供給する。 - 特許庁

For the initial setup period after the elapse of the initial delay period from the start of the power source, the bias potential of an address electrode 11 is raised to the setup potential SV, the write pulses Pwa for the number of lines of one screen are successively impressed to the address electrode 11.例文帳に追加

電源投入時から初期ディレイ期間の経過後の初期セットアップ期間において、アドレス電極１１のバイアス電位がセットアップ電位ＳＶに上昇し、アドレス電極１１に一画面のライン数分の書き込みパルスＰｗａが順に印加される。 - 特許庁

The comparator circuit 13 compares the luminance signal YD with the potential E1, and controls the switching circuit 20 so that the output signal YD of the delay circuit 19 can be selected when the luminance signal YD is more than the potential E1, and so that the output signal YB of the low pass filter circuit 18 can be selected when the luminance signal YD is less than the potential E1.例文帳に追加

比較回路１３は、輝度信号ＹD と電位Ｅ１を比較し、輝度信号ＹD が電位Ｅ１より大きい時は切り換え回路２０が遅延回路１９の出力信号ＹD を選択し、輝度信号ＹD が電位Ｅ１より小さい時は切り換え回路２０が帯域通過フィルタ回路１８の出力信号ＹB を選択するように制御する。 - 特許庁

The delay compensation circuit may be provided with a capacitor and a switch for inserting the capacitor between at least one of the positive signal transmission line and the negative signal transmission line and a reference potential.例文帳に追加

遅延補償回路は、コンデンサと、ポジティブ信号伝送線およびネガティブ信号伝送線の少なくとも一方と基準電位との間に前記コンデンサを挿入するスイッチとを有してもよい。 - 特許庁

To display a high quality image by hardly causing wiring delay of a fixed potential side capacity electrode constituting an accumulation capacity in an electro-optical device.例文帳に追加

電気光学装置において、蓄積容量を構成する固定電位側容量電極の配線遅延を問題化させないことにより、高品質な画像を表示することの可能とする。 - 特許庁

The risk potential in the position of the future set in response to the operation delay condition of the driver is transmitted to the driver as pressing forces from left and right side parts of a seat for the driver.例文帳に追加

そして、運転者の遅れ状態に応じて設定した将来位置におけるリスクポテンシャルを、運転者用シートの左右サイド部からの押圧力として運転者に伝達する。 - 特許庁

In the delay circuit where a plurality of inverter circuits are serially connected, ferroelectric capacitors 13a-13c are respectively parallelly connected to inverters 11a-11c serially connected between a first potential and a second potential and provided with an n-type transistor and a p-type transistor.例文帳に追加

複数のインバータ回路が直列接続された遅延回路において、第１電位と第２電位との間に直列に接続されたｎ型トランジスタとｐ型トランジスタとを有するインバータ１１ａ〜１１ｃに強誘電体キャパシタ１３ａ〜１３ｃをそれぞれ並列接続する。 - 特許庁

The time between the time when the potential of the input waveform at the input terminal of a block is measured and the time when the potential of the output waveform of the object block reaches the Vth for output-side measurement is measured as a delay (step B3).例文帳に追加

測定対象のブロックの入力端子の入力波形の電位がその入力端子のＶｔｈに達した時刻と測定対象のブロックの出力波形の電位が出力側測定用Ｖｔｈに達した時刻との間の時間を遅延値として測定する（ステップＢ３）。 - 特許庁

As the inverter in the delay circuit, a low potential section comprises a pair of FET in which each of source terminal and drain terminal are connected at a first common connection point, and a high potential section comprises a pair of FET in which each of source terminal and drain terminal are connected at a second common connection point.例文帳に追加

遅延回路のインバータとして、低電位部は、夫々のソース端子及びドレイン端子が第１共通接続点にて接続されている一対のＦＥＴを有し、高電位部は、夫々のソース端子及びドレイン端子が第２共通接続点にて接続されている一対のＦＥＴを有する。 - 特許庁