「pre- fetch」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

WAKING MAIN COMPUTER SYSTEM TO PRE-FETCH DATA FOR AUXILIARY COMPUTING DEVICE例文帳に追加

補助コンピューティング装置がデータをプリフェッチするためのメインコンピュータシステムのウェイク - 特許庁

MEMORY DEVICE AND METHOD HAVING DATA WITH MULTIPLE PRE-FETCH I/O CONFIGURATION例文帳に追加

多重プリフェッチＩ／Ｏ構成を備えるデータパスを有するメモリデバイスおよび方法 - 特許庁

HUB DEVICE, METHOD FOR SELECTING PRE-FETCH MODE, MEMORY SYSTEM AND MEMORY SUBSYSTEM例文帳に追加

ハブ装置、プリフェッチ・モードを選択するための方法、メモリ・システム及びメモリ・サブシステム - 特許庁

Pre-fetch information 2100 recorded in a predetermined area in a read instruction block 2000 is stored in a storage area separate from the cache and the pre-fetch of other instruction blocks is performed on the basis of the pre-fetch information 2100.例文帳に追加

読み込んだ命令ブロック２０００中のあらかじめ定めた領域に記録されたプリフェッチ情報２１００を、キャッシュとは別の記憶領域に格納しておき、このプリフェッチ情報２１００に基づいて、他の命令ブロックのプリフェッチを行なう。 - 特許庁

To control instruction pre-fetch by using information relating to a branch instruction.例文帳に追加

分岐命令に関する情報を利用することにより命令プリフェッチを制御する。 - 特許庁

MEDICAL PICTURE SERVER DEVICE, PRE-FETCH OBTAINING METHOD AND MEDICAL PICTURE DISPLAY SYSTEM例文帳に追加

医療画像サーバ装置およびプリフェッチ画像取得方法並びに医療画像表示システム - 特許庁

The instruction packet includes a branch prediction flag, and when this branch prediction flag indicates "1", the instruction pre-fetch of a next line from a next line pre-fetch part 150 to a system memory 140 is suppressed.例文帳に追加

命令パケットには分岐予測フラグを設けて、これが「１」を示している場合にはネクストラインプリフェッチ部１５０からシステムメモリ１４０に対するネクストラインの命令プリフェッチを抑止する。 - 特許庁

At the time of receiving the write command of a continuous address, write data are accumulated in a pre-fetch buffer to be used for pre-fetch read, and outputted to a variable length bus by carrying out a series of burst transfer.例文帳に追加

連続したアドレスのライトコマンドを受信した場合はプリフェッチリードに使用するプリフェッチバッファにライトデータを積み上げて、一連のバースト転送にして可変長バスへ出力する。 - 特許庁

When receiving a read request to a memory 12 of the I/O 17-3, a data pre-fetch part 185 performs pre-fetch to the page boundary of a page where requested data exists to the maximum, and performs pre-fetch to the data pertinent to the next page after receiving a read request to the next page from the I/O.例文帳に追加

データプリフェッチ部185は、I/O17-3のメモリ12に対するリード要求を受信すると、最大で要求されたデータが存在するページのページ境界までのプリフェッチを行い、次のページに該当するデータへのプリフェッチは、I/Oから次のページへのリード要求を受信した後で行う。 - 特許庁

A hub device includes an input command stream interface and an adaptive pre-fetch logical unit (APLU).例文帳に追加

ハブ装置は、入力コマンド・ストリーム・インタフェース及び適応的プリフェッチ論理装置（ＡＰＬＵ）を含む。 - 特許庁

A cache transfer-control section 7 confirms execution of the instruction output from the pre-fetch buffer 2 to the CPU core 6, and thereafter stores the instruction from the pre-fetch buffer 2 to the instruction cache 3.例文帳に追加

キャッシュ転送制御部７はこのプリフェッチバッファ２からＣＰＵコア６へ出力された命令の実行を確認した後、その命令をプリフェッチバッファ２から命令キャッシュ３に格納させる。 - 特許庁

To provide a data transfer controlling equipment using pre-fetch technique realizing fast data transfer.例文帳に追加

高速なデータ転送を可能とするプリフェッチ技術を採用したデータ転送制御装置を提供する。 - 特許庁

MAP IMAGE DISPLAY SYSTEM, MAP IMAGE SERVER, MAP IMAGE DISPLAY APPARATUS AND MAP IMAGE PRE-FETCH DISPLAY PROGRAM例文帳に追加

地図画像表示システム、地図画像サーバ、地図画像表示装置および地図画像先読み表示プログラム - 特許庁

A pre-fetch buffer bank 101 includes a plurality of buffer entries and stores a plurality of instructions concerning respective threads.例文帳に追加

プリフェッチバッファバンク１０１は、複数のバッファエントリを含み、各スレッドについて複数の命令を格納する。 - 特許庁

A pre-fetch part 13 pre-fetches the data (or the instruction) based on a prediction result by the area predicting part 12 and prereads it on a cache 111.例文帳に追加

プリフェッチ部１３は、エリア予測部１２での予測結果に基づいて、そのデータ（または命令）のプリフェッチを行ってキャッシュ１１１上に先読みする。 - 特許庁

The CC function is extendable to future DDR2 and DDR3 operating requirements in which latency of higher frequency modes will increase due to the shift from 2 bit pre-fetch to 4 and 8 bit pre-fetch architecture.例文帳に追加

ＣＣ機能は、２ビット先取りから４および８ビット先取りアーキテクチャへのシフトによって、高周波数モードの待ち時間が増加することになる、将来のＤＤＲ２およびＤＤＲ３オペレーティング要件に拡張可能である。 - 特許庁

To provide a bus bridge device capable of reducing a redundant pre- fetch lead cycle and improving the transfer performance.例文帳に追加

冗長なプリフェッチ・リードサイクルを縮小し、転送能力の向上を図ることができるバスブリッジ装置を提供する。 - 特許庁

The cash memory device 1A is provided with a previous miss detection circuit 23, a replacement control circuit 24, and a pre-fetch buffer 25.例文帳に追加

キャッシュメモリ装置１Ａにおいて、先行ミス検出回路２３と置換制御回路２４とプリフェッチバッファ２５を設ける。 - 特許庁

To provide a DDR SRAM which applies both systems of a two bits pre-fetch system and a wave pipeline system and can output data at high speed.例文帳に追加

２ビットプリフェッチ方式とウェーブパイプライン方式の両方式を適用した高速データ出力可能なDDR SDRAMを提供する。 - 特許庁

To provide a cache controller with which coherency between a cache and a main memory is maintained even when a pre-fetch address is dynamically changed.例文帳に追加

プリフェッチアドレスを動的に変更した場合にも、キャッシュと主メモリとのコヒーレンシーが保たれるキャッシュ制御装置を提供する。 - 特許庁

To enable an audio signal processor to continue reading out of audio data by pre-fetching the audio data, and consequently, to provide an audio reproduction method without impairing the original form.例文帳に追加

オーディオデータをプリフェッチ（pre-fetch：予め取り出すこと）することによって、オーディオ信号プロセサがオーディオデータの読出しを継続でき、したがって、原形を損なわずにオーディオの再生を提供できる。 - 特許庁

The APLU independently analyzes the commands to determine access patterns to the memory devices and dynamically selects between enabling a pre-fetch function and disabling the pre-fetch function for the memory devices based on the results of the analysis.例文帳に追加

前記ＡＰＬＵは、前記メモリ装置に対するアクセス・パターンを決定するためにこれらのコマンドを独立的に分析するとともに、かかる分析の結果に基づいて、前記メモリ装置用のプリフェッチ機能の可能化及び不能化のうち何れか一方を動的に選択する。 - 特許庁

To provide a system and method for dynamically selecting either of able or disable of a pre-fetch function for a memory device.例文帳に追加

メモリ装置用のプリフェッチ機能の可能化及び不能化のうち何れか一方を動的に選択するためのシステム及び方法を提供する。 - 特許庁

To reduce generation of a noise at the time of switching an address selecting signal and the like in an SDRAM performing memory cell access by multi-bit pre-fetch system.例文帳に追加

多ビット・プリフェッチ方式によるメモリセルアクセスを行うＳＤＲＡＭにおいて、アドレス選択信号切り換え時等におけるノイズの発生を低減する。 - 特許庁

The address translation logic is configured to pre-fetch a virtual address translation for a predicted virtual address based on a virtual address of the current block of data.例文帳に追加

アドレス変換ロジックは、現在のデータブロックの仮想アドレスに基づいて予測仮想アドレスに対する仮想アドレス変換を先取りするように構成される。 - 特許庁

To raise further the upper limit of a frequency of an operation clock by increasing operation speed of a latency processing circuit, in s DDR type SDRAM performing pre-fetch processing.例文帳に追加

プリフェッチ処理を行うＤＤＲ形式ＳＤＲＡＭにおいて、レイテンシ処理回路の高速化を図り、動作クロックの周波数の上限をさらに上げる。 - 特許庁

In a normal operation, the pre-fetch selector 26 sequentially outputs the first data and the second data at the data input/output terminal within one clock period, while in a test mode, the pre-fetch selector 26 determines whether the first data and the second data coincide with each other and outputs the determined result at the data input/output terminal within one clock period.例文帳に追加

プリフェッチセレクタ２６は、通常動作時においては第１のデータと第２のデータとをクロック周期の１周期内に順次データ入出力端子に出力し、テストモードでは第１のデータと第２のデータとが一致するか否かを判定し、判定結果をクロック周期の１周期内にデータ入出力端子に出力する。 - 特許庁

When a main memory is referenced from a channel, a pre-fetch operation is performed in parallel with the actual reference to the main memory, to register reference-target data into a cache in advance.例文帳に追加

チャネルから主記憶を参照する場合に、実際の主記憶参照と並行してプリフェッチ動作を行い、参照の対象となるデータを先行してキャッシュに登録する。 - 特許庁

The first control signal P2N is activated when the synchronous semiconductor memory device is operated as pre-fetch structure, the second control signal PWR is activated in the wrote-in cycle.例文帳に追加

第１制御信号P2Nは同期式半導体メモリ装置がプレフェッチ構造として動作する際にアクティブされ、第２制御信号PWRは書込サイクルでアクティブされる。 - 特許庁

A pre-fetch buffer 108 is a buffer having a FIFO structure for sequentially reading a structure instance after sorting from a main RAM 25, and for outputting the structure instance in an order of being read.例文帳に追加

プリフェッチバッファ１０８は、メインＲＡＭ２５から、ソート後の構造体インスタンスを順次読み込み、読み込んだ順番で構造体インスタンスを出力するＦＩＦＯ構造のバッファである。 - 特許庁

When the previous miss signal 38 is given, the replacement control circuit 24 carries out increment of the address 4 and reads out data of the following entry from the external memory device 3 so as to store them in the pre-fetch buffer 25.例文帳に追加

置換制御回路２４は先行ミス信号３８が与えられると、アドレス４をインクリメントし、外部メモリ装置３から次のエントリーのデータを読み出し、プリフェッチバッファ２５へ格納する。 - 特許庁

To provide a synchronizing type semiconductor memory in which chip size can be reduced by decreasing the number of peripheral data lines while adopting a pre-fetch system by which speed of data transfer cycle is increased.例文帳に追加

データ転送サイクルを高速化するプリフェッチ方式を採用しながら、周辺データ線の本数を削減してチップサイズ縮小を実現できる同期型半導体記憶装置を提供する。 - 特許庁

In the case of a pre-fetch operation for cache line size write in the multi-processor system, it can be instantaneously implemented on its own cache memory without reading from the main storage 4 or the fetching the data from a cache memory on another card.例文帳に追加

このマルチプロセッサシステムでは、キャッシュラインサイズライト用プリフェッチ動作時に、主記憶４の読出し、別カード上のキャッシュメモリからのデータを取り込みを行うことなく、即座に自キャッシュメモリ上で実施可能としている。 - 特許庁

To provide a data transmission method that can relieve a load on the CPU of a reception apparatus so as to pre-fetch application data in a short time and to provide the reception apparatus or the like for receiving the data sent by the method.例文帳に追加

受信装置のＣＰＵの負荷を軽減し、短時間でアプリケーションデータをプリフェッチさせることができるデータ伝送方法、その方法により伝送されたデータを受信する受信装置等を提供する。 - 特許庁

An address circuit 902 addresses the memory and stores the present address and the one or more succeeding addresses in order for pre-fetch memory regions 904 to 904c to hide the latency of the memory access during the time of the address change by the address circuit.例文帳に追加

アドレス回路９０２はメモリをアドレスし、プリフェッチ記憶領域９０４ａ−９０４ｃがそのアドレス回路によるアドレス変更の間のメモリアクセスのレイテンシを隠すために、現在アドレスと１つ以上の後続アドレスとをストアする。 - 特許庁

A processor includes a return stack circuit used for predicting procedure return addresses for instruction pre-fetching, wherein a return stack controller determines the number of return levels associated with a given return instruction, and pops that number of return addresses from the return stack, to pre-fetch the return address of the original calling procedure in a chain of successive procedure calls.例文帳に追加

プロセッサは、命令プリフェッチングのためのプロシージャ復帰アドレスを予測するために使用される復帰スタック回路を含み、復帰スタックコントローラが、所与の復帰命令に関連する復帰レベルの数を決定し、その数の復帰アドレスを復帰スタックからポップすることにより、一連の連続したプロシージャ呼出し中の最初の呼出プロシージャの復帰アドレスをプリフェッチする。 - 特許庁

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

The CPU 1 executes the instruction code at the head of the transferred branching instruction and executes the instruction of the program without generating a stand-by state by performing an instruction pre-fetch processing to read the instruction code to be continuously executed from the main storage device 40.例文帳に追加

ＣＰＵ（１）は、転送された分岐命令の先頭の命令コードを実行するとともに、続いて実行する命令コードを主記憶装置（４０）から読み込む命令プリフェッチ処理をすることにより、待ち状態を作ることなくプログラムの命令を実行する。 - 特許庁

A pre-fetch selector 26 is provided for receiving a first data DATAE read out from a first memory cell corresponding to even addresses and a second data DATAO read out from a second memory cell corresponding to odd addresses to output them at a data input/output terminal.例文帳に追加

偶数アドレスに対応する第１のメモリセルから読出された第１のデータＤＡＴＡＥと、奇数アドレスに対応する第２のメモリセルから読出された第２のデータＤＡＴＡＯとを受けてデータ入出力端子に出力するプリフェッチセレクタ２６を備える。 - 特許庁

A viewer 203 and a renderer 204 read and display the header data to render a table of contents, and a data controller 201 and a cache controller 202 pre-fetch the text data corresponding to the header data read in parallel with the rendering of the table of contents.例文帳に追加

そして、見出しデータを読み出すと共に表示して目次を描画するビューア２０３及びレンダラー２０４、目次の描画と並行し、読み出された見出しデータに対応する本文データを先読みするデータコントローラ２０１及びキャッシュコントローラ２０２を設ける。 - 特許庁

A depth comparator 112 compares a depth value included in the structure instance taken from the pre-fetch buffer 108 with a depth value included in the structure instance taken from the recycle buffer 110, and the structure instance to be displayed at a more back portion is selected, then outputted into a latter part.例文帳に追加

デプスコンパレータ１１２は、プリフェッチバッファ１０８から取り出した構造体インスタンスに含まれるデプス値と、リサイクルバッファ１１０から取り出した構造体インスタンスに含まれるデプス値と、を比較して、より奥に表示されるべき構造体インスタンスを選択して、後段に出力する。 - 特許庁

To realize high speed processing by a computer system, that is, the improvement of effective performance by suppressing the generation of sweeping- out (forcing-out) of necessary data from a cache memory, or the generation of any conflict on the main pipe line of a processor even when a pre-fetch instruction is issued with high frequency.例文帳に追加

プリフェッチ命令を高い頻度で発行しても、必要なデータのキャッシュメモリからの掃出（追い出し）が発生したり処理装置のメインパイプラインでコンフリクトが発生したりするのを抑止できるようにして、計算機システムによる高速処理つまりは実効性能の向上を実現する。 - 特許庁

The bus bridge device 1 that connects between PCI buses 2 and 3 and has a pre-fetch function, has a control means for generating a lead finish control signal and finishing a lead cycle to a target side on recognizing the completion of the lead cycle from a master side.例文帳に追加

本発明は、ＰＣＩバス２，３間を接続し、プレフェッチ機能を備えたバスブリッジ装置１において、マスタ側からのリードサイクルの終了を認知すると、リード終了制御信号を生成してターゲット側へのリードサイクルを終了させるように制御する手段を有する。 - 特許庁

A RAM controller 5 allows an instruction RAM 2 to pre-fetch an instruction from an external instruction ROM in the unit of banks so that the instruction RAM 2 acts like a cache memory for the external instruction ROM as its control and also allows a CPU 3 and a hardware section 1 to share parts of banks of the instruction RAM 2 in time division as its control.例文帳に追加

ＲＡＭコントローラ５が、外部インストラクションＲＯＭからインストラクションＲＡＭ２にインストラクションをバンク単位でプリフェッチさせてインストラクションＲＡＭ２を外部インストラクションＲＯＭのキャッシュメモリとして動作させる制御を行い、且つ、インストラクションＲＡＭ２の１部バンクをＣＰＵ３およびハードウェア部１に時分割共有させる制御を行う。 - 特許庁

The single-chip multiprocessor comprises a plurality of processing elements 16, including a CPU 20, a network interface 32 connected to the CPU, an adjustable pre-fetch instruction cache 24 directly connected to the CPU and the network interface, and a data transfer controller 30 directly connected to the CPU; and a centralized shared memory 28 connected to each processing element and shared by each processing element.例文帳に追加

ＣＰＵ２０と、該ＣＰＵに接続しているネットワークインタフェース３２と、該ＣＰＵと該ネットワークインタフェースに直接接続しているアジャスタブルプリフェッチ命令キャッシュ２４と、該ＣＰＵに直接接続しているデータ転送コントローラ３０とを含んでなる複数のプロセッシングエレメント１６と、各プロセッシングエレメントに接続し各プロセッシングエレメントによって共有される集中共有メモリ２８とを含んでなるシングルチップマルチプロセッサ。 - 特許庁