「sense bit」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

To reduce inter-bit line noise and array noise, a sense amplifier area, and power consumption of an array during an operation without increasing a memory cell block size in an FRAM.例文帳に追加

ＦＲＡＭにおいて、メモリセルブロックサイズを大きくせずに、ビット線間ノイズとアレイノイズ、センスアンプ面積、動作時のアレイの消費電力を低減する。 - 特許庁

Bit lines BL0a, BL0b, BL1a, and BL1b are connected to input of buffers B1, B4 with switch respectively, and each output is given to a sense amplifier SA1.例文帳に追加

ビット線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ１ａおよびＢＬ１ｂは、それぞれ、スイッチ付きバッファＢ１〜Ｂ４の入力に接続され、それぞれの出力が、センスアンプＳＡ１に与えられる。 - 特許庁

To provide a semiconductor storage device, wherein the reading operation margin is increased by reducing a bit line capacity and a sense amplifier capacity when data of a ferroelectric memory are read out.例文帳に追加

強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供する。 - 特許庁

The device includes a switch which is provided at a bit line between a memory cell and a sense amplifier and of which the conductivity varies continuously and freely, and a switch control circuit varying conductivity of the switch in accordance with an access request signal.例文帳に追加

メモリセルとセンスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路とを含む。 - 特許庁

To shorten a test time by parallel processing of a plurality of chips when defect check of a bit line or a sense amplifier is performed in a wafer test of a NAND type flash-memory.例文帳に追加

NAND型フラッシュメモリのウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、テスト時間を短縮し、複数チップの並列処理によりテスト時間を大幅に縮める。 - 特許庁

Connection control sections S0, S1 perform control so that write data are supplied to the first or second bit line after the word line is activated and then the first and second sense amplifiers are operated.例文帳に追加

接続制御部Ｓ０、Ｓ１は、ワード線が活性化された後で且つ第１、第２センスアンプの動作の前に第１ビット線または第２ビット線に書き込みデータが供給されるように制御する。 - 特許庁

A shift word line SWL and a shift memory cell SMC are arranged so that the N type sense amplifier NSAt can amplify potential difference of the bit lines BLt, /BLt.例文帳に追加

Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔ，／ＢＬｔの電位差を増幅できるようにシフトワード線ＳＷＬ及びシフトメモリセルＳＭＣを設ける。 - 特許庁

And, the timing with which the power source is switched from the first power source to the second power source, is controlled conforming to a potential of a dummy bit line driven by a sense amplifier for monitor.例文帳に追加

そして、その第１の電源から第２の電源に切り替えるタイミングを、モニタ用センスアンプMSAにより駆動されるダミービット線DBLの電位に従って制御する。 - 特許庁

Accordingly, since the detection of voltage change of a bit line accompanied by a sense current passing through the selection memory cell becomes unnecessary, operation speed in the read operation in the column cycle is increased.例文帳に追加

これにより、コラムサイクルでの読出動作は、選択メモリセルを通過するセンス電流に伴うビット線の電圧変化を検知することが不要となるため、高速化される。 - 特許庁

Also, the row post decode-signal 15 generated last is fed back to a row pre-decoder 16, and a sense amplifier circuit is activated after data is completely read out to a pair of bit lines BL, /BL.例文帳に追加

また、最後に発生したロウポストデコード信号ＲＰＤ１５はロウプリデコーダ１６にフィードバックされて、ビット線対ＢＬ、／ＢＬにデータが完全に読み出された後に、センスアンプ回路が活性化される。 - 特許庁

To provide cell block structure for a non-volatile ferroelectric memory that a load of a bit line can be reduced and a sense amplifier block can be easily arranged.例文帳に追加

本発明はビットラインの負荷を減少させることができ、かつセンスアンプブロックを容易に配置できるようにした不揮発性強誘電体メモリのセルブロック構造を提供する。 - 特許庁

N type MOSMN1, MN2 are made to conduct by a sense amplifier enable-signal SAN as a ground potential, and electric charges in bit line capacitors are ferroelectric substance capacitors are discharged to a ground potential.例文帳に追加

センスアンプイネーブル信号ＳＡＮを接地電位としてＮ型ＭＯＳＭＮ１，ＭＮ２を導通させ、ビット線容量と強誘電体容量とに充電されている電荷を接地電位に放電する。 - 特許庁

This DRAM circuit has a new column switch 14 for connecting a bit-line-pair 12 and a data-line pair 5 through a sense amplifier 13.例文帳に追加

本発明のＤＲＡＭ回路は、センス・アンプ１３を介してビット・ライン・ペア１２とデータ・ライン・ペア１５を接続するための新規なカラム・スイッチ１４を有する。 - 特許庁

The bit liens are connected to a plurality of intermediate data lines by a first decoding unit, the intermediate data lines are connected to a plurality of data lines of sense amplifiers by a second decoding unit.例文帳に追加

ビット線は第１のデコーディング・ユニットによって複数の中間データ線へ接続され、中間データ線は第２のデコーディング・ユニットによってセンス増幅器の複数のデータ線へ接続される。 - 特許庁

To provide a semiconductor memory device in which a needless current does not flow and optimum start timing can be supplied to a sense amplifier circuit by suppressing a leak current flowing from a replica bit line 108 to a dummy cell 109.例文帳に追加

レプリカビット線の電荷をダミーセルのリーク電流により早く引き抜いてしまい、所望のセンスアンプ起動タイミングを得ることができない。 - 特許庁

To provide a receiver for receiving a 1-bit data train which is a PDM signal that can reduce a sense of discomfort when noise due to a high bit error rate occurs.例文帳に追加

ＰＤＭ信号である１ｂｉｔデータ列を受信する受信機であって、ビットエラーレートによるノイズが発生した場合の不快感を改善することのできる受信機を実現する。 - 特許庁

The sense amplifier has a transistor connecting electrically an input/output node of data read out and written from/in a memory cell and bit lines and transmitting data.例文帳に追加

センスアンプは、メモリセルに読み書きされるデータの入出力ノードとビット線とを電気的に接続しデータを伝達するトランジスタを有している。 - 特許庁

A cell current running through a selective memory cell 9 is divided into plural parts by a cell current dividing means 1 and sense lines 50-5n and a bit line 8 are electrically connected.例文帳に追加

選択メモリセル９に流れるセル電流をセル電流分割手段１で複数に分割し、センス線５０〜５ｎとビット線８とを電気的に接続する。 - 特許庁

To provide a technology by which a signal is supplied by using a self-measuring method and a sense amplifier is turned on, and multi-memory cells in a duplication column are made approximately the same capacitance as a reference bit line.例文帳に追加

自己計測方法を使って信号を供給し、センス増幅器をオンにする技術を取り入れ、重複列内の多数メモリセルを標準ビット線と略同等なキャパシタンスにする技術を提供する。 - 特許庁

The semiconductor memory is provided with an isolation part for isolating a bit line BL in a 1st area including a memory cell formed of a thick film transistor and a 2nd area including a sense amplifier formed of a thin film transistor.例文帳に追加

ビット線ＢＬを厚膜トランジスタで構成されるメモリセルを有する第１の領域と、薄膜トランジスタで構成されるセンスアンプを有する第２の領域に分離する分離部を設ける。 - 特許庁

To provide a sense amplifier circuit of a flash memory device in which the time required for pre-charging voltage necessary for a data line (or bit line) can be shortened.例文帳に追加

データライン（又はビットライン）を要求される電圧にプリチャージするのにかかる時間を短縮できるフラッシュメモリ装置の感知増幅回路を提供する。 - 特許庁

The data lines 6 are precharged to a value stored while the bit lines 4 are being used to sense data values stored in the memory cell.例文帳に追加

データ・ライン６は、ビット・ライン４が、メモリ・セル内に記憶されたデータ値を感知するために用いられている間に保持されている値にプリチャージされる。 - 特許庁

The sense amplifier has a buffer which is connected to the charge transfer circuit CTC and discharges electric charges charged in the bit lines BLT00, BLT01.例文帳に追加

そして、センスアンプには、電荷転送回路ＣＴＣに接続されビット線ＢＬＴ００及びＢＬＴ０１に充電された電荷を電荷転送回路ＣＴＣに排出するバッファが設けられている。 - 特許庁

Thus, since the plurality of sense amplifiers are allocated to the same bit lines BL and they are operated in parallel, read-out of data can be performed at high speed.例文帳に追加

このように、同じビット線ＢＬに対して複数のセンスアンプが割り当てられており、これらを並列に動作させていることから、データの読み出しを高速に行うことが可能となる。 - 特許庁

A sense amplifier, which can set a reference current Iref to be supplied to a bit line in accordance with the varied characteristics of the memory transistor, is used in the semiconductor memory.例文帳に追加

本発明の半導体メモリでは、ビット線に供給される規準電流Ｉref をメモリトランジスタの特性ばらつきに応じて設定できるセンスアンプが使用される。 - 特許庁

In restore-operation, a high voltage side driving line of a sense amplifier group is switched to second voltage (V2) (1), accumulated electric charges of a recycle capacitor are utilized for charging bit lines to the second voltage (V2) from equalizing voltage.例文帳に追加

リストア動作では、センスアンプ群の高電圧側駆動線が第２電圧（Ｖ２）に切り替えられ（ ）、リサイクルキャパシタの蓄積電荷がビット線をイコライズ電圧から第２電圧（Ｖ２）に充電するために利用される（Ｉ）。 - 特許庁

Also, a second memory cell block 10b connected to the other side input terminal of the sense amplifier SA0 through main bit complementary line MBL1 has a dummy cell DMb0 connected to the dummy word line TDWL0.例文帳に追加

また、センスアンプＳＡ０の他方の入力端子と主ビット相補線ＭＢＬ１を介して接続される第２のメモリセルブロック１０ｂも、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭｂ０を有している。 - 特許庁

To provide a semiconductor storage device in which a connected state between a cell array bit line and a sense amplifier is fixed to carry out refreshing, resulting in the reduction of power consumption for the changeover of connection.例文帳に追加

セルアレイのビット線とセンスアンプの接続状態を固定してリフレッシュを行い、接続切替えによる消費電力を低減する。 - 特許庁

To provide a semiconductor storage device enabling reduction of through-current and high-speed access by changing over a pre-charge path to a sense node and a bit line according to the polarity of read-out data in mask ROM.例文帳に追加

マスクＲＯＭにおいて、読み出しデータの極性に応じてセンスノードおよび、ビット線へのプリチャージ経路を切り替えることで、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を提供する。 - 特許庁

A semiconductor memory includes: a sense amplifier that operates in response to the activation of a sense amplifier enable signal and determines a logic stored in a memory cell depending on a voltage of a bit line which is changed according to a cell current flowing through a real cell transistor; a replica cell transistor connected in series between a first node and a ground line; and a timing generation unit.例文帳に追加

半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。 - 特許庁

An NMOS sense-amplifier NSA is arranged in the p-type well PW 1, a PMOS sense-amplifier PSA and a changeover switch circuit Phit 1 are arranged in one of the n-type wells NWB 1, a bit line equalizing circuit EQL and a changeover switch circuit Phit 2 are arranged in the other n-type well NWB 2.例文帳に追加

ｐ型ウェルＰＷ１にＮＭＯＳセンスアンプＮＳＡが配置され、一方のｎ型ウェルＮＷＢ１にＰＭＯＳセンスアンプＰＳＡと切り替えスイッチ回路Ｐｈｉｔ１が配置され、他方のｎ型ウェルＮＷＢ２にビット線イコライズ回路ＥＱＬと切り替えスイッチ回路Ｐｈｉｔ２が配置される。 - 特許庁

Consequently, even if the column switch 14 is turned on before it is sufficiently amplified by the sense amplifier 13, there in no possibility that the sense amplifier 13 is erroneously operated and data on the bit-line-pair 12 is destroyed operating speed of writing can be increased independently of existence of write-mask- operation of a DRAM.例文帳に追加

その結果、たとえビット・ライン・ペア１２がセンス・アンプ１３により十分に増幅される前にカラム・スイッチ１４がオンしたとしても、センス・アンプ１３が誤動作してビット・ライン・ペア１２上のデータを破壊する恐れはなく、ＤＲＡＭのライト・マスク動作の有無に拘わらずライト・オペレーションの高速化を図ることができる。 - 特許庁

A capacitor (Cs) or a resistor (Rs) is connected intentionally to either of a pair of input/output node of a sense amplifier circuit amplifying potentials of bit lines (BL, /BL) being a pair in a memory array, and time constant of the pair of input/output node of the sense amplifier circuit is made unbalance.例文帳に追加

メモリアレイ内の互いに対をなすビット線（ＢＬ，／ＢＬ）の電位を増幅するセンスアンプ回路（ＳＡ）の一対の入出力ノードのいずれか一方に、意図的に容量（Ｃｓ）もしくは抵抗（Ｒｓ）を接続して、センスアンプ回路の一対の入出力ノードの時定数をアンバランスにさせるようにした。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

The timing generation circuit includes a timing selection circuit for selecting a timing with a predetermined sequence from among timings in which each of bit line signals in the plurality of bit lines changes, and generates an activation timing for activating the plurality of sense amplifiers based on the selected timing.例文帳に追加

前記タイミング生成回路は、前記複数のビット線における各ビット線信号が変化するタイミングの中から予め定められた順番のタイミングを選択するタイミング選択回路を有し、選択されたタイミングに基づいて、前記複数のセンスアンプを活性化する活性化タイミングを生成する。 - 特許庁

For example, in a plurality of sense amplifier circuits 201 provided for a plurality of bit lines BL, the potential level of a corresponding bit line QPW-BL is biased to a voltage VQPW higher than a voltage VSS until the respective thresholds of selected memory cells exceeding a verify low level (VLL) reach a verify level (VL).例文帳に追加

たとえば、複数のビット線ＢＬに対応して設けられる複数のセンスアンプ回路２０１により、それぞれ、ベリファイローレベル（ＶＬＬ）を超えた選択メモリセルのしきい値がベリファイレベル（ＶＬ）に達するまでは、対応するビット線ＱＰＷ−ＢＬの電位レベルを電圧ＶＳＳよりも高い電圧ＶＱＰＷにバイアスさせる。 - 特許庁

A control voltage generation circuit includes: a reference voltage generation circuit 22 adapted to generate a reference voltage Vref; and a voltage conversion circuit 23 adapted to generate a control voltage Vcp to be supplied to the gate of a clamping transistor QN5 connected between a bit line BL and a sense amplifier 21 to adjust the voltage of the bit line BL based on the reference voltage Vref.例文帳に追加

基準電圧Ｖｒｅｆを発生する基準電圧発生回路２２と、ビット線ＢＬとセンスアンプ２１との間に接続されてビット線ＢＬの電圧を調整するクランプ用トランジスタＱＮ５のゲートに供給する制御電圧Ｖｃｐを、基準電圧Ｖｒｅｆに基づき生成する供給する電圧変換回路２３とを備える。 - 特許庁

The semiconductor device includes: bit lines (GBLL) connected to memory cells; sense amplifiers (SA) which are amplifiers connected to respective bit lines; local input/output lines (LIOT); input/output ports (IOP) which are local column switches; column selection lines (YS0); and global column switches (Q20, Q21).例文帳に追加

本発明の半導体装置は、メモリセルに接続されたビット線（ＧＢＬＬ）と、各ビット線に接続された増幅器であるセンスアンプ（ＳＡ）と、ローカル入出力線（ＬＩＯＴ）と、ローカルカラムスイッチである入出力ポート（ＩＯＰ）と、カラム選択線（ＹＳ０）と、グローバルカラムスイッチ（Ｑ２０、Ｑ２１）とを備えている。 - 特許庁

A first writing changes resistance of a plurality of memory cells MCs connected to a word line oWL to a first state using current flowing from a source line SL to a plurality of bit lines BLs, and a second writing changes the resistance of the memory cells MCs to a second state using current flowing from the bit lines BLs to the source line SL based on data stored in a sense amplifier 13 after performing the first writing.例文帳に追加

第１の書き込みは、ソース線ＳＬから複数のビット線ＢＬへ流れる電流で、ワード線ｏＷＬに接続された複数のメモリセルＭＣの抵抗を第１状態に変化させ、第２の書き込みは、第１の書き込みを行った後にセンスアンプ１３が保持するデータに基づいて、ビット線ＢＬからソース線ＳＬへ流れる電流でメモリセルＭＣの抵抗を第２状態に変化させる。 - 特許庁

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.例文帳に追加

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁

A latch type sense amplifier circuit is provided with a first latch circuit 3 and a second latch circuit 4 which output signals being equal each other when potential difference between a pair of bit lines is the prescribed value or more, and output signals being different each other when the potential difference between a pair of the bit lines is less than the prescribed value.例文帳に追加

ラッチ型センスアンプ回路には、ビット線対間の電位差が所定値以上であるときに相互に等しい出力信号を出力し前記ビット線対間の電位差が所定値未満であるときに相互に異なる出力信号を出力する第１のラッチ回路３及び第２のラッチ回路４が設けられている。 - 特許庁

Furthermore, a row decoder enable signal RDENT and the sense amplifier enable signal and the bit line precharge signal SAET are held at low level, generated by a 4th delay circuit 110, after a rising edge of the clock signal CLK so as to obtain the timing of precharging the couple of bit lines BL and /BL.例文帳に追加

また、クロック信号ＣＬＫの立ち上がりエッジから、第４の遅延回路１１０により生成された遅延時間後に、ローデコーダイネ−ブル信号ＲＤＥＮＴ及びセンスアンプイネーブル信号兼ビット線プリチャージ信号ＳＡＥＴをローレベルにすることにより、ビット線対ＢＬ，／ＢＬをプリチャージするタイミングを得る。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

Consequently, the mentioned time is set much longer than the time constant of the RC product of a resistance component generated owing to the insulation characteristic defect and the capacity of a bit line, variation in bit line potential due to a leak can be detected by a sense amplifier at the inspection time, and the reliability defect having the resistance component can be detected as a defect in the beginning.例文帳に追加

この結果、セルプレート線信号（ＣＰ）活性化からセンスアンプ信号（ＳＡ）活性化までの時間が、絶縁特性不良によって発生する抵抗成分とビット線容量のＲＣ積の時定数より十分に長く設定され、リークによるビット線電位の変動を検査時にセンスアンプにより検出することが可能となり、抵抗成分を有する信頼性不良を初期に不良として検出することができる。 - 特許庁

After separation of these bit lines BL0-BL7, reference line, and virtual GND lines VG0-VG7, access can be performed by CAS latency 3 by performing pre-charge operation of the bit lines BL0-BL7 and the virtual GND lines VG0-VG7 by a VREF potential supply circuits 2, 4 and amplifying operation of the sense amplifier 12 in parallel.例文帳に追加

このビット線ＢＬ0〜ＢＬ7,リファレンス線およびバーチャルＧＮＤ線ＶＧ0〜ＶＧ7の切り離し後、ＶREF電位供給回路２,４によるビット線ＢＬ0〜ＢＬ7,バーチャルＧＮＤ線ＶＧ0〜ＶＧ7のプリチャージ動作とセンスアンプ１２による増幅動作とを並行して実行することによって、ＣＡＳレイテンシー３でアクセスが可能となる。 - 特許庁