「sense bit」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

It is possible that a sense stress test is performed by activating each address line, simultaneously with this configuration and the bit line and the bit-bar line inside each of the sense line pairs are charged to other voltage.例文帳に追加

かかる構成により、同時にあらゆるアドレスラインを活性化させることによってセンスストレステストを行い、各センスライン対内のビットライン及びビットバーラインを他の電圧にチャージさせることが可能である。 - 特許庁

When the sense amplifier amplifies a stored value, the power consumption of the sense amplifier can be reduced by decreasing the capacitance of the bit line without connecting the internal capacitor and the bit line.例文帳に追加

センスアンプが記憶値を増幅する際には、内部キャパシタとビット線とを非接続にしてビット線のキャパシタンスを小さくすることにより、センスアンプの消費電力を小さくすることができる。 - 特許庁

The short-circuit 11 connects periodically a pair of bit line BL, /BL and a sense amplifier drive signal line S2P for driving a sense amplifier 2 in accordance with a bit line equalizing signal BLEQ.例文帳に追加

ショート回路１１は、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線対ＢＬ，／ＢＬとセンスアンプ２を駆動するためのセンスアンプ駆動信号線Ｓ２Ｐとを定期的に接続する。 - 特許庁

To prevent increase in the area of data amplifier and sense amplifier regions, in a multi-bit DRAM having concentration layout sense amplifier using an open-bit system.例文帳に追加

オープンビット方式の集中レイアウトセンスアンプを持つ多ビットＤＲＡＭにおいて、データアンプ領域とセンスアンプ領域の面積増加を防止する。 - 特許庁

Duplication of a sense amplifier (SA) and a bit switch (BSW) in a conventional MTBL system is eliminated, one line of a sense amplifier and a bit switch (BSW/SA) is arranged between each cell area.例文帳に追加

従来のＭＴＢＬ方式におけるセンスアンプ（ＳＡ）とビットスイッチ（ＢＳＷ）の重複を排除し、各セルエリア間に一列ずつセンスアンプとビットスイッチ（ＢＳＷ／ＳＡ）を配置している。 - 特許庁

A part or all of bit lines in the sense amplifier which are bit lines connecting the sense amplifier and the shared MOS transistor are embedded in a semiconductor substrate.例文帳に追加

このセンスアンプとシェアードＭＯＳトランジスタ間を接続するビット線であるセンスアンプ内ビット線の一部または全てを半導体基板に埋め込む。 - 特許庁

To provide a bit line sense amplifier drive control circuit and a bit line sense amplifier drive control method of a synchronous DRAM, that enable effective data output, even in a short clock period by reducing time required for the primary amplification of data.例文帳に追加

データの１次増幅に必要な時間を短縮させて、短いクロック周期においても有効なデータを出力できる同期式ＤＲＡＭのビットラインセンスアンプ駆動制御回路及び方法を提供する。 - 特許庁

An isolation control signal ϕt is input into the gate of an isolation transistor to separate a bit line connected to memory cells and a sense amplifier section bit line connected to a sense amplifier.例文帳に追加

分離トランジスタにはゲートに分離制御信号φｔが入力され、メモリセルに接続されるビット線とセンスアンプに接続されるセンスアンプ部ビット線との間を分離する。 - 特許庁

Then, a column having defects respectively between the sense amplifier circuits and the pairs of the bit lines on both of the sides is provided with current disconnection circuits for disconnecting the sense amplifier circuits and the pairs of bit lines from each other.例文帳に追加

そして，センスアンプ回路と両側のビット線対との間にそれぞれ，不良を有するコラムにおいてセンスアンプ回路とビット線対とを切り離す電流遮断回路が設けられる。 - 特許庁

The short-circuit 10 makes electrically a pair of bit line BL, /BL and a sense amplifier drive signal line S2N for driving a sense amplifier 2 a connection state in accordance with a bit line equalizing signal BLEQ.例文帳に追加

ショート回路１０は、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線対ＢＬ，／ＢＬとセンスアンプ２を駆動するためのセンスアンプ駆動信号線Ｓ２Ｎとを電気的に接続状態とする。 - 特許庁

A first pair of bit lines connected to a first sense amplifier are formed of a first wiring layer, and a second pair of bit lines connected to a second sense amplifier are formed of a second wiring layer different from the first wiring layer.例文帳に追加

第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。 - 特許庁

A bit line group 43 extending from a sense amplifier 33-1 corresponding to the sub-cell array 41-1 to the sense amplifier 33-2 corresponding to the sub-cell array 41-2 is divided on its midway, and divided into bit line groups 43-1 and 43-2.例文帳に追加

サブセルアレイ４１−１に対応するセンスアンプ３３−１からサブセルアレイ４１−２に対応するセンスアンプ３３−２へ延びたビット線群４３が途中で分断され、ビット線群４３−１，４３−２に分けられている。 - 特許庁

A semiconductor memory device is provided with a memory array section 1, word lines 2, memory cells 3, bit lines 4, sense amplifiers 5, dummy bit lines 6, dummy memory cells 7, and a plurality of dummy sense amplifiers 8a, 8b, 8c.例文帳に追加

半導体記憶装置に、メモリアレイ部１、ワード線２、メモリセル３、ビット線４、センスアンプ５、ダミービット線６、ダミーメモリセル７、および複数のダミーセンスアンプ８ａ，ｂ，ｃを設ける。 - 特許庁

Memory architecture, where current sense amplifiers are used instead of voltage sense amplifiers, and where the memory cells normally disposed along a single bit line are divided between two half bit lines is disclosed.例文帳に追加

メモリ・アーキテクチャで、電流センス増幅器を電圧センス増幅器の代わりに用い、単一ビット線に沿って通常、配置されるメモリ・セルが２つの半分のビット線間で分割されるもの、を開示する。 - 特許庁

For example, a DRAM includes sense amplifier outside bit lines BL0T and BL0B connected to a memory cell, sense amplifier inside bit lines BIT and BIB connected to a sense amplifier, and a transfer gate which connects and separates BL0T and BL0B to and from BIT and BIB in accordance with a transfer gate control signal TG0.例文帳に追加

例えば、ＤＲＡＭにおいて、メモリセルに接続されるセンスアンプ外部ビット線ＢＬ０Ｔ，ＢＬ０Ｂと、センスアンプに接続されるセンスアンプ内部ビット線ＢＩＴ，ＢＩＢと、ＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとをトランスファーゲート制御信号ＴＧ０に応じて接続・分離するトランスファーゲートとを設ける。 - 特許庁

An array control signal activating the sense amplifier is transmitted to the sense amplifier through a signal wiring LSA in accordance with output from the dummy bit line by a local sense activating circuit 16.例文帳に追加

ローカルセンス活性化回路１６によりダミービット線からの出力に応じて、センスアンプを活性化するアレイ制御信号が信号配線ＬＳＡを介してセンスアンプに伝送される。 - 特許庁

A dummy sense amplifier DSA activates a sense amplifier start signal SAEN for a real sense amplifier in accordance with voltage variation of the dummy bit line XDBL.例文帳に追加

ダミーセンスアンプＤＳＡは、ダミービット線ＸＤＢＬの電圧変化に応じて、リアルセンスアンプ用のセンスアンプ起動信号ＳＡＥＮを活性化する。 - 特許庁

A differential sense amplifier with a programmable reference is used for improving sense margins and can support an entire bit line rather than sense amplifiers being provided for individual fuses.例文帳に追加

プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。 - 特許庁

To increase the read-out speed of data by scattering charge/discharge current of a bit line at the time of sense operation and suppressing the interference of sense amplifiers, in a sense amplifier driving circuit of a DRAM.例文帳に追加

ＤＲＡＭのセンスアンプ駆動回路において、センス動作時にビット線の充放電電流を分散させて、センスアンプ同士の干渉を抑制し、データの読み出し速度を速くする。 - 特許庁

This sense amplifier comprises a pull up sense amplifier 302 and a pull down sense amplifier 304 connected between a bit line BL and a complemental bit line BLB, a pull up sense driver 306 provided with a first NMOS transistor supplying electric change to the pull up amplifier 302, and a pull down sense driver 308 provided with a second NMOS transistor drawing out electric charge from the pull down amplifier 304.例文帳に追加

ビットラインと相補ビットラインとの間に接続されたプルアップ感知増幅器３０２及びプルダウン感知増幅器３０４と、プルアップ感知増幅器３０２に電荷を提供する第１NMOSトランジスタを具備するプルアップ感知駆動器３０６と、プルダウン感知増幅器３０４から電荷を引き抜く第２NMOSトランジスタを備えるプルダウン感知駆動器３０８とを含む。 - 特許庁

This semiconductor memory includes control circuits 110 and 112 controlling a sense amplifier signal for driving a sense amplifier corresponding to an odd numbered pair of bit lines and operation timing of a sense amplifier corresponding to an even numbered pair of bit lines.例文帳に追加

本発明の半導体記憶装置は、奇数番目のビット線対に対応するセンスアンプを駆動するためのセンスアンプ信号と偶数番目のビット線対に対応するセンスアンプとの動作タイミングを制御する制御回路１１０および１１２を含む。 - 特許庁

In a test mode, 1st- and 2nd sense amplifier control signals PSE-01, PSE-E are enabled at different points of time, and the 1st sense amplifier 320 for detecting and amplifying the potentials of an odd-numbered bit line pair and the 2nd sense amplifier 330 for detecting and amplifying an even- numbered bit line pair are activated at different points of time.例文帳に追加

テストモード時には第１及び第２センスアンプ制御信号PSE 01,PSE Eが相異なる時点にイネーブルされて、奇数番目ビットライン対の電位を感知増幅する第１センスアンプ320と、偶数番目ビットライン対の電位を感知増幅する第２センスアンプ330とが相異なる時点に活性化される。 - 特許庁

Corresponding to the word line to be selected, the sense amplifier connected to any one bit line couple is activated, the sense amplifier connected to the other bit line couple is maintained in an inactive state, and the other bit line couple is maintained at a precharge level.例文帳に追加

そして、選択されるワード線に応じて、いずれか一方のビット線対に接続されるセンスアンプが活性化され、他方のビット線対に接続されるセンスアンプは非活性状態に維持され、他方のビット線対がプリチャージレベルに維持される。 - 特許庁

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

The sense-amplifying bit lines SABLn+1 serving as an M0 wiring under the bit line BLon+1 is connected to the sense-amplifying bit line SABLi+1 serving as the M1 wiring, through the wiring 43 serving as a CG wiring and the wiring 44 serving as the M0 wiring.例文帳に追加

ビット線ＢＬｏｎ＋１の下のＭ０配線としてのセンスアンプビット線ＳＡＢＬｎ＋１は、ＣＧ配線としての配線４３、Ｍ０配線としての配線４４を介してＭ１配線としてのセンスアンプビット線ＳＡＢＬｉ＋１に接続される。 - 特許庁

The semiconductor memory device includes a plurality of memory cells connected to a bit line; and a sense amplifier operative to sense the magnitude of cell current flowing via the bit line in a selected memory cell connected to the bit line to determine the value of data stored in the memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線に接続されて選択されたメモリセルにビット線を介して流れるセル電流の大小を検知することによりメモリセルに記憶されたデータの値を判定するセンスアンプとを有する。 - 特許庁

After the first memory cell is selected and sense amplifier is activated for forming the intermediate potential in the bit line, different multiple word lines are selected while pairs of bit lines are separated from the sense amplifier and the bit line potential is set to be the intermediate potential by the reversed data.例文帳に追加

ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。 - 特許庁

The semiconductor memory includes bit lines transmitting data of a memory cell, a sense amplifier circuit connected to the bit lines and amplifying data appearing in the bit line by access from the outside, and a latch circuit connected to the bit lines together with the sense amplifier circuit and amplifying and latching data to be refreshed appearing in the bit line.例文帳に追加

半導体記憶装置は、メモリセルのデータを伝播するビット線と、該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路を含む。 - 特許庁

To provide a bit line precharge circuit for improving bit line precharge characteristics by adding a precharge element outside a bit line sense amplifier having precharge elements.例文帳に追加

プリチャージ素子を備えるビットラインセンスアンプの外部にプリチャージ素子を追加することで、ビットラインプリチャージ特性を改善できるビットラインプリチャージ回路を開示する。 - 特許庁

In other words, the bit line and a bit bar line are sensed by the sense amplifier connected to each of the bit-line pairs connected to the other precharge circuits.例文帳に追加

すなわち、ビットライン及びビットバーラインは、他のプリチャージ回路に連結された各ビットライン対と連結されるセンスアンプにより感知される。 - 特許庁

The memory device has a shared sense amplifier between a first memory block and a second memory block and includes a bit line isolation circuit, a bit line equalizer circuit, and a bit line equalizing voltage generating circuit.例文帳に追加

第１メモリブロックと第２メモリブロックとの間に共有センスアンプを有し、ビットラインアイソレーション回路とビットラインイコライザ回路、ビットラインイコライジング電圧発生回路を含む。 - 特許庁

The nonvolatile semiconductor memory includes a cell transistor, a cell bit line connected to the cell transistor, a pre-charge circuit leading to the cell bit line, a lead transistor, and a sense amplifier leading to a read bit line.例文帳に追加

不揮発性半導体メモリは、セルトランジスタと、セルトランジスタに接続されたセルビット線と、セルビット線につながるプリチャージ回路と、リードトランジスタと、リードビット線につながるセンスアンプと、を備える。 - 特許庁

This device includes a plurality of memory cells connected to bit lines and a sense amplifier which includes an initial charge circuit performing the initial charging of bit lines, detects a current value flowing in the bit line and determines read data from each memory cell.例文帳に追加

ビット線につながる複数のメモリセルと、ビット線を初期充電する初期充電回路を含み、ビット線に流れる電流値を検出して各メモリセルからの読み出しデータを判定するセンスアンプとを備える。 - 特許庁

The SRAM device has: an SRAM cell connected to a pair of read-out bit lines and at least one writing bit line; a sense amplifier; a writing circuit; and a read-out bit line switch.例文帳に追加

読み出しビット線対と少なくとも１本の書き込みビット線に接続されたＳＲＡＭセルと、センスアンプと、書き込み回路と、読み出しビット線スイッチとを有する。 - 特許庁

A pair of complementary bit lines is composed of bit lines (BL0, NBL0) to (BLn, NBLn) in the same row at the sub-arrays 8, 8 positioned at the left and right sides of the row of sense amplifiers 7 to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

Multiple sense amplifiers S/A1 are provided in a manner corresponding to the bit lines, respectively, and detect the data stored in the memory cells through a bit line selected from the bit lines.例文帳に追加

複数のセンスアンプＳ／Ａ１は、それぞれ複数のビット線に対応して設けられており、該複数のビット線から選択されたビット線を介してメモリセルに格納されたデータを検出する。 - 特許庁

To enable to adjust a bit line reference potential when a bit line potential is read out by a bit line sense amplifier adopting an over-drive system in a DRAM and to read cell data correctly even if a cycle of read operation is shortened.例文帳に追加

DRAMにおいて、オーバードライブ方式を採用したビット線センスアンプによりビット線電位を読み出す時のビット線参照電位を調整可能とし、読み出し動作のサイクルを短くしてもセルデータを正しく読み出す。 - 特許庁

In the sub-arrays 8, 8 located on the left and right sides of the sense amplifier column 7, pairs of complementary bit lines are formed by bit lines on the same array, (BL0, NBL0) to (BLn, NBLn) to become an open bit line type.例文帳に追加

センスアンプ列７の左方及び右方に位置するサブアレイ８、８において、同一行のビット線同士（ＢＬ０、ＮＢＬ０）〜（ＢＬｎ、ＮＢＬｎ）により相補のビット線対が構成されていて、オープンビット線型となっている。 - 特許庁

The sense amplifier 6 is connected to the first and second bit lines BT and BN and read data based on a difference between a first potential of the first bit line BT and a second potential of the second bit line BN.例文帳に追加

センスアンプ６は、第１、第２ビット線ＢＴ、ＢＮに接続され、第１ビット線ＢＴの第１電位と第２ビット線ＢＮの第２電位との差に基づいて、データを読み出す。 - 特許庁

That is, since the bit line BL25 near the bit line BL24 of a sense target forcibly becomes a ground level, flow-in of electric charges from it is not caused, flow-in of a current for the bit line BL24 can be prevented.例文帳に追加

すなわち、センス対象のビット線ＢＬ２４近傍のビット線ＢＬ２５が強制的に接地レベルになるため、そこからの電荷の流入は生じず、よってビット線ＢＬ２４への電流流れ込みを防ぐことができる。 - 特許庁

This device is provided with a memory cell 1 holding ternary data of H, M, L, sense amplifiers 18a, 18b, a pair of bit line BL, /BL, sense amplifier side bit lines BL1, BL2 being nodes for holding data, sense amplifier side bit lines /BL1, /BL2 being nodes for referring, and transfer gates 16, 17, 19.例文帳に追加

Ｈ，Ｍ，Ｌの３値データを保持できるメモリセル１と、センスアンプ１８ａ，１８ｂと、ビット線対ＢＬ，／ＢＬと、データ保持用ノードとなるセンスアンプ側ビット線ＢＬ１，ＢＬ２と、参照用ノードとなるセンスアンプ側ビット線／ＢＬ１，／ＢＬ２と、各トランスファーゲート１６，１７，１９とを備えている。 - 特許庁

The semiconductor memory is provided with a sense amplifier SA, a pair of bit lines BLT, BLB, a transfer switch SW provided between the sense amplifier SA and the pair of bit lines BLT, BLB, a pre-charge circuit PC pre-charging the sense amplifier SA and the pair of bit lines BLT, BLB to the same potential, and a control circuit CTL.例文帳に追加

センスアンプＳＡと、ビット線対ＢＬＴ，ＢＬＢと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢとの間に設けられたトランスファースイッチＳＷと、センスアンプＳＡとビット線対ＢＬＴ，ＢＬＢを同電位にプリチャージするプリチャージ回路ＰＣと、制御回路ＣＴＬとを備える。 - 特許庁

The sense amplifier includes a first transistor for precharge operative to supply current in the bit line via a first and a second sense node, a second transistor for charge transfer interposed between the first and second sense nodes, and a third transistor for continuous current supply operative to supply current in the bit line not via the first and second sense nodes.例文帳に追加

センスアンプは、第１及び第２センスノードを介してビット線に電流を供給するプリチャージ用の第１のトランジスタと、第１及び第２のセンスノードの間に介挿された電荷転送用の第２のトランジスタと、第１及び第２のセンスノードを介さずにビット線に電流を供給する電流継続供給用の第３のトランジスタとを有する。 - 特許庁

In a sense amplifier band SBi-1, bit line voltage supply wirings VBL0, VBL2 being different from each other for the adjacent sense amplifier/input-output control circuit are arranged, in a sense amplifier band SBi, bit line voltage supply wirings VBL1, VBL3 being different from each other for the adjacent sense amplifier/input-output control circuit are arranged.例文帳に追加

センスアンプ帯ＳＢｉ−１においては、隣接するセンスアンプ／入出力制御回路に対し互いに異なるビット線電圧供給配線ＶＢＬ０，ＶＢＬ２を配置し、センスアンプ帯ＳＢｉにおいては、隣接するセンスアンプ／入出力制御回路に対し互いに異なるビット線電圧供給配線ＶＢＬ１，ＶＢＬ３を配置する。 - 特許庁

To provide a magnetic reproducing element, in which a magnetization free layer senses a leakage magnetic field from a magnetic bit and does not sense a leakage magnetic field from the adjacent magnetic bit even if a magnetic bit size to be reproduced and a magnetic bit distance between adjacent magnetic bits become smaller.例文帳に追加

再生すべき磁気ビットサイズ及び隣接する磁気ビット間隔が小さくなったような場合でも、磁化自由層が、磁気ビットからの漏洩磁界を感知し、隣接する磁気ビットからの漏洩磁界を感知しない磁気再生素子を得る。 - 特許庁