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voltage nodeの部分一致の例文一覧と使い方

該当件数 : 1098件

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例文

The voltage of a node V3 in the constant current circuit 61 is fed back not only to the gate of the transistor N1 but also to the gate of the transistor P1.例文帳に追加

定電流回路６１中のノードＶ３の電圧は、トランジスタＮ１のゲートだけでなくトランジスタＰ１のゲートにもフィードバックされる。 - 特許庁

However, the electric potential of the internal node NA returns to the threshold voltage Vt because the PMOS 6 is kept on by a delay circuit 10.例文帳に追加

しかし、ＰＭＯＳ６は遅延回路１０によって、オンの状態に保持されるので、内部ノードＮＡの電位は閾値電圧Ｖｔに戻る。 - 特許庁

The level converter 6 receives an input signal, converts the input signal into a signal in which voltage amplitude is larger than that of the input signal and applies the converted signal to a node D3.例文帳に追加

レベル変換器６は、入力信号を受けてそれより電圧振幅の大きい信号に変換してノードＤ３に与える。 - 特許庁

The first recording circuit applies the first external voltage included in a first recording bit line to the first node responding to a recording word line.例文帳に追加

第１記録回路は、記録ワードラインに応答して第１記録ビットラインに含まれた第１外部電圧を第１ノードに印加する。 - 特許庁

例文

A first programmable element is connected between a PMOS transistor MP100 connected to a power supply voltage VCC and a node N10.例文帳に追加

電源電圧ＶＣＣに接続されたＰＭＯＳトランジスタＭＰ１００とノードＮ１０間に第１プログラム可能な素子が接続される。 - 特許庁

例文

A dummy rail generating means drives the gate of the transmission transistor M1 to provide a PRAIL reference voltage which is lower than that of the 1st node.例文帳に追加

疑似レール生成手段は、伝送トランジスタＭ１のゲートを駆動し、第１のノードよりも低いＰ_ＲＡＩＬ基準電圧を提供する。 - 特許庁

If the circuit 404 is activated, a current is taken out and as a result, a voltage drop is generated at the node 406.例文帳に追加

能動回路が可能にされると、それは電流を引出し、その結果、内部供給ノード４０６において電圧の降下を生じる。 - 特許庁

Thereby, the current drive capability of a transfer MOS transistor is increased, the voltage written in a storage node of a H-level side becomes higher.例文帳に追加

これにより，転送ＭＯＳトランジスタの電流駆動能力が増加し，Ｈレベル側の記憶ノードに書き込まれる電圧がより高くなる。 - 特許庁

Voltage used to compare is decided by the condition of the data which is output to the first node of the both direction data channel.例文帳に追加

比較のために使われる電圧は、前記両方向データチャンネルの第１ノードに出力されるデータの状態によって決定される。 - 特許庁

例文

The source-to-dain of an N-channel transistor M2 is connected between the drain of the transistor M1 and the node for outputting the voltage Vout.例文帳に追加

ＮチャネルトランジスタＭ２のソース、ドレイン間は、トランジスタＭ１のドレインと電圧Ｖoutを出力するためのノードとの間に接続されている。 - 特許庁

例文

In Verify 2, voltage of the node X0 is compared with VREF2 (0.95V) by a comparison discriminating circuit (AMP-V2)22.例文帳に追加

Ｖｅｒｉｆｙ２においては、比較判定回路（ＡＭＰ−Ｖ２）２２により、節点Ｘ０の電圧をＶＲＥＦ２（０．９５Ｖ）と比較する。 - 特許庁

Also, in Load, voltage of the node X0 is compared with VREF0 (1.35V) by a comparison discriminating circuit (AMP-L)23.例文帳に追加

また、Ｌｏａｄにおいては、比較判定回路（ＡＭＰ−Ｌ）２３により、節点Ｘ０の電圧をＶＲＥＦ０（１．１Ｖ）と比較する。 - 特許庁

The connection test circuit connects a first node in the semiconductor chip to a first voltage line in accordance with a level received from the first terminal.例文帳に追加

接続試験回路は、第１端子から受けるレベルに応じて、半導体チップ内の第１ノードを第１電圧線に接続する。 - 特許庁

An inverter circuit 420 operates to connect the first and second voltage buses selectively with a load 20 connected with an output node.例文帳に追加

インバータ回路４２０は、出力ノードに接続された負荷２０に第１及び第２の電圧バスを選択的に結合するよう動作する。 - 特許庁

In a solid state imaging apparatus of this embodiment, an output signal line voltage control unit 3 is provided with an output signal line voltage control transistor 24 which has a gate having bias voltage BIAS applied thereto, a source connected with an output signal line 12, and a drain connected with an output signal line voltage control unit power node AVDD.例文帳に追加

実施形態の固体撮像装置では、出力信号線電圧制御部３は、ゲートにバイアス電圧BIASが印加され、ソースが出力信号線１２に接続され、ドレインが出力信号線電圧制御部電源ノードAVDDに接続される出力信号線電圧制御トランジスタ２４を備える。 - 特許庁

Since the node P is held at a breakdown voltage of the Zener diode ZD to widen a voltage difference from a source voltage of the FET 2 when no overcurrent flows and no battery voltage drops either, the comparator does not incorrectly output an overcurrent detection signal even if noise has intruded.例文帳に追加

過電流が流れずバッテリ電圧が低下しない状態では、接続点ＰはツエナダイオードＺＤのブレークダウン電圧に保持され、ＦＥＴ２のソース電圧との差がとくに大きくなるので、ノイズが入り込んでもコンパレータが誤って過電流検知信号を出力することがない。 - 特許庁

By raising the gate bias voltage of the transmission transistor and the initial voltage of the floating diffusion node to be more than a supply voltage using the voltage coupling phenomenon of the coupled gate, the capacitance of the photodiode can be increased and the image lag phenomenon can be decreased.例文帳に追加

カップルドゲートの電圧カプッリング現象を用いて伝送トランジスタのゲートバイアス電圧及びフローティング拡散ノードの初期電圧を電源電圧以上に上昇させることでフォトダイオードの容量を増加させることができ、イメージラグ現象を減少させることができる。 - 特許庁

The voltage supplying circuit is constituted by using a starting circuit 10a and a band gap reference voltage circuit 20, and starting currents IST are supplied to a node n2 of the band gap reference voltage circuit 20 by the starting circuit 10a at the time of start so that the band gap reference voltage circuit 2 can be actually started.例文帳に追加

起動回路１０ａおよびバンドギャップ基準電圧回路２０を用いて電圧供給回路を構成し、起動時に起動回路１０ａによりバンドギャップ基準電圧回路２０のノードｎ２に起動電流Ｉ_STを供給し、当該バンドギャップ基準電圧回路２０を確実に起動させる。 - 特許庁

By circuit constitution like this, the node N1 of the first pumping part 220 becomes a source voltage level without a drop owing to the threshold voltage of the NMOS transistor, by using a voltage pumped by the second boosted voltage generating unit 300, when an oscillation signal is at a logical low level.例文帳に追加

このような回路構成によると、発振信号が論理低レベルのとき、第２昇圧電圧発生部３００によってポンピングされた電圧を利用して、第１ポンピング部２２０のノードＮ１は、ＮＭＯＳトランジスタのスレッショルド電圧による降下なしに電源電圧レベルになる。 - 特許庁

When applying power supply potential VDD and constant potential REF to this boosting circuit device, the potential of a node N41 in a voltage sensor 40 is raised and reaches such a vale as (potential of the node N41>potential of a node N42), and thus an activation signal EN outputted from a comparison circuit 43 becomes "H".例文帳に追加

昇圧回路装置に電源電位ＶＤＤ及び一定電位ＲＥＦを印加すると、電圧センサ４０内のノードＮ４１の電位が上昇していき、（ノードＮ４１の電位＞ノードＮ４２の電位）となるので、比較回路４３から出力される活性化信号ＥＮが“Ｈ”となる。 - 特許庁

When an input voltage Vin is in an H level, the PMOSs 14, 15 are turned off to separate an output terminal 13 from a power source potential node 11, and a switch 16 is turned on to connect a power source potential node 12 to a node N1 which is thereby fixed to power source potential VD2.例文帳に追加

入力電圧VinがＨレベルのときには、ＰＭＯＳ１４，１５がオフ状態になって電源電位ノード１１から出力端子１３が切り離され、スイッチ１６がオン状態になって電源電位ノード１２がノードＮ１に接続され、このノードＮ１が電源電位ＶＤ２に固定される。 - 特許庁

The encoding circuit for the semiconductor device is provided with a precharge node; a first PMOS transistor for supplying a power supply voltage to the precharge node; a plurality of NMOS transistors, connected in parallel between the precharge node and a ground power source and driven by a plurality of external signals; and an output means for outputting encoding signal according to the logical state of the precharge node.例文帳に追加

プリチャージノードと、前記プリチャージノードに電源電圧を供給する第１のＰＭＯＳトランジスタと、前記プリチャージノードと接地電源との間にそれぞれ並列接続され、複数の外部信号によってそれぞれ駆動する複数のＮＭＯＳトランジスタと、前記プリチャージノードの論理状態によってエンコード信号を出力する出力手段とを備える。 - 特許庁

The storage node voltage control circuit 20 performs control so as to increase the voltage of a storage node holding a low logical level among two storage nodes D and ND without changing the voltages of the sources of the load transistors 1 and 2 during data writing in the memory cell 10.例文帳に追加

記憶ノード電圧制御回路２０は、当該メモリセル１０へのデータ書き込み時に、負荷トランジスタ１，２の各々のソースの電圧を変化させることなく、２つの記憶ノードＤ，ＮＤのうち論理低レベルを保持している記憶ノードの電圧を引き上げるように制御する。 - 特許庁

The circuit with make-link fuses is composed of a transistor P3 having a drain and a source, a first make-link fuse F3 connected between the gate of the transistor P3 and a first voltage node and a second make-link fuse F4 connected between the gate of the transistor P3 and a second voltage node.例文帳に追加

本発明のメークリンクヒューズ付き回路は、ドレインとソースを有するトランジスタＰ３と、トランジスタＰ３のゲートと第１電圧ノードとの間に連結された第１メークリンクヒューズＦ３、及びトランジスタＰ３のゲートと第２電圧ノードとの間に連結された第２メークリンクヒューズＦ４で構成されている。 - 特許庁

Increased driving current capacity is provided by many first boosting capacitors C400 coupled between a first supply node 414 and intermediate voltage (Vplate) and many second boosting capacitors C402 coupled between a second supply node 420 and intermediate voltage (Vplate).例文帳に追加

増加したドライビング電流能力は、第１供給ノード（４１４）と中間電圧（Ｖplate）の間に結合された多数の第１ブーストコンデンサ（Ｃ４００）、及び第２供給ノード（４２０）と中間電圧（Ｖplate）の間に結合された多数の第２ブーストコンデンサ（Ｃ４０２）により提供される。 - 特許庁

The voltage of the internal node N1 of an inverter composed of a load transistor Lo1 and a driver transistor Dr1 connected to the bit line BL1 on the low voltage side is varied forcibly to evaluate a write operation margin using the current of the internal node N1 measured at that time.例文帳に追加

そして、その低電圧側のビット線ＢＬ１に接続された、ロードトランジスタＬｏ１とドライバトランジスタＤｒ１で構成されるインバータの、その内部ノードＮ１の電圧を強制的に変化させ、そのときに測定されるその内部ノードＮ１の電流を用いて書き込み動作マージンを評価する。 - 特許庁

A set voltage selection circuit 102 receives the supply voltage Vdd and the reference voltage Vb generated by the constant voltage generation circuit 101, and selects one of the supply voltage Vdd and the reference voltage Vb according to the logic level of a transmission data signal T1, so as to output it to an output node Nout as a set voltage V102 for setting the amplitude level of a modulation signal T2.例文帳に追加

設定電圧選択回路１０２は、電源電圧Ｖｄｄおよび定電圧生成回路１０１によって生成された基準電圧Ｖｂを受け、送信データ信号Ｔ１の論理レベルに応じて電源電圧Ｖｄｄおよび基準電圧Ｖｂのいずれか一方を選択し、変調信号Ｔ２の振幅レベルを設定するための設定電圧Ｖ１０２として出力ノードＮｏｕｔに出力する。 - 特許庁

When the voltage Vm across the capacitor C2 falls to a reference value or below, the Zener diode 206 in a discharging means 20 stops the passage of current from a node N1 to a node N2, and an NPN transistor 203 is turned off.例文帳に追加

そして、コンデンサＣ２の両端の電圧Ｖｍが基準値以下になると、放電手段２０において、ツェナーダイオード２０６は、ノードＮ１からノードＮ２へ電流を流すのを停止し、ＮＰＮトランジスタ２０３はオフされる。 - 特許庁

A regulating equipment having an output node Vo, operates so as to regulate a voltage level at the output node Vo, in response to a reference signal Vref supplied as an input to the regulating equipment.例文帳に追加

出力ノードＶｏを有する調整装置であって、調整装置への入力として供給される基準信号Ｖｒｅｆに応答して、出力ノードＶｏにおける電圧レベルを調整するように動作する。 - 特許庁

The transistor Q1 being a charge transfer gate controls connection between the bit line BL and a sense node NS in accordance with a potential V1 being transfer control voltage, and the transistor Q2 amplifies a signal of the sense node NS.例文帳に追加

電荷転送ゲートであるトランジスタＱ１は転送制御電圧である電位Ｖ１に応じてビット線ＢＬとセンスノードＮＳとの間の接続を制御し、トランジスタＱ２はセンスノードＮＳの信号を増幅する。 - 特許庁

A second current controller receives a current from the output node, in response to a second logic level of a second signal and buffers an input voltage, to provide an output on the output node in response to a first logic level of the second signal.例文帳に追加

第２電流制御部は、第２信号の第２論理レベルに応答して出力ノードから電流を受け、第２信号の第１論理レベルに応答して入力電圧をバッファリングして出力ノードに出力する。 - 特許庁

A third resistor R3, a first resistor R1, a second resistor R2 and a first switch SW11 are connected between a detection node A and a reference voltage, and an input terminal of the detection circuit 21 is connected to a connection node C.例文帳に追加

検出ノードＡと基準電位との間に第３抵抗Ｒ３、第１抵抗Ｒ１、第２抵抗Ｒ２、第１スイッチＳＷ１１を接続し、検出回路２１の入力端子を結節点Ｃに接続する。 - 特許庁

The control circuit 9, if it determines that a voltage between a node N1 and a node N4 becomes lower than a prescribed value, turns off the switching transistor 31 and stops the A/C inverter 7, thus a discharge control is completed.例文帳に追加

また、制御回路９は、ノードＮ１とノードＮ４との間の電圧が所定値より小さくなったと判断すると、スイッチングトランジスタ３１をＯＦＦし、Ａ／Ｃインバータ７を停止して放電制御を終了する。 - 特許庁

A second PMOS transistor 11 whose gate inputs a signal is inputted from the output node 15 by inverting it, and whose one semiconductor area is connected to the power supply voltage is connected to the output node 15.例文帳に追加

その出力ノード１５からの信号を反転して、ゲートに入力し、その半導体領域の片方を電源電圧に接続した第２のＰＭＯＳトランジスタ１１を前記出力ノード１５に接続する。 - 特許庁

The first and second switches (N21 and P21) are inserted between an output node (BB) of a first inverter (101) and an input node (AA) of a level shifter (104) and open/close circuits in response to a first power supply voltage (VDD1).例文帳に追加

第１および第２スイッチ（Ｎ２１、Ｐ２１）は、第１インバータ（１０１）の出力ノード（ＢＢ）と、レベルシフタ（１０４）の入力ノード（ＡＡ）との間に挿入され、第１電源電圧（ＶＤＤ１）に応答して回路を開閉する。 - 特許庁

This load driving device 100 is provided with a limiting resistor 11 and a system relay SMR1 connected in series between a node N1 at the positive pole terminal side of a battery B and a node N2 at the high-tension side of a voltage raise converter 12.例文帳に追加

負荷駆動装置１００は、バッテリＢの正極端子側のノードＮ１と、昇圧コンバータ１２の高電圧側のノードＮ２との間に直列接続された制限抵抗１１及びシステムリレーＳＭＲ１を備える。 - 特許庁

The control circuit is composed of a capacitor 30 connected between the control node and the reference node of the starting switches, a current source for charging the capacitor, and a voltage break-over switch 32 connected so as to receive the voltage of the capacitor, conducting a current when the voltage reaches a sufficient level and keeping the starting switches in a turned-off state.例文帳に追加

制御回路は、起動スイッチの制御ノード及び基準ノードの間に結合されるキャパシタ（３０）と、キャパシタを充電する電流源と、キャパシタの電圧を受取るように結合されていて、その電圧が十分なレベルに達したときに導電して、起動スイッチをターンオフの状態に保つ電圧ブレークオーバ・スイッチ（３２）で構成される。 - 特許庁

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.例文帳に追加

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁

A voltage summation circuit 30 summates a voltage of the internal node A and an integration result voltage S62 from an integration type negative feedback loop 62 in an output drive circuit 40, an operational amplifier 50 controls the sum voltage S30 so that it is identical to a fixed bias voltage Vb and an output signal OUT with an output DC voltage is outputted from an output terminal 54.例文帳に追加

内部ノードＡの電圧と、出力駆動回路４０内の積分型負帰還ループ６２からの積分結果電圧Ｓ６２とが、電圧加算回路３０で加算され、この加算電圧Ｓ３０が、固定のバイアス電圧Ｖｂと同一になるようにオペアンプ５０で制御され、出力端子５４から出力直流電圧の出力信号ＯＵＴが出力される。 - 特許庁

The short circuit detection circuit 118 of an LED is configured to generate an LED short circuit detection signal S3 by monitoring an LEDC terminal voltage (a first voltage obtained at the node between the chips of LED chip arrays LED1-LED5 or a divided voltage thereof), and an LEDR terminal voltage (a second voltage obtained by dividing the voltage across the LED chip arrays LED1-LED5).例文帳に追加

本発明に係るＬＥＤショート検出回路１１８は、ＬＥＤＣ端子電圧（ＬＥＤチップ列ＬＥＤ１〜ＬＥＤ５のチップ間ノードで得られる第１電圧またはその分圧電圧）と、ＬＥＤＲ端子電圧（ＬＥＤチップ列ＬＥＤ１〜ＬＥＤ５の両端間電圧を分圧して得られる第２電圧）とを監視してＬＥＤショート検出信号Ｓ３を生成する構成とされている。 - 特許庁

A first transistor has one end and a gate connected to a first power supply line provided with a supply voltage, and the other end connected to a first node.例文帳に追加