「voltage node」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The VCO 210 includes an input part connected to a voltage control node 216 for receiving a voltage signal, and an output part for generating a clock signal that has a frequency dependent on the received voltage signal.例文帳に追加

ＶＣＯ(210)は、電圧制御ノード(216)に接続され電圧信号を受信する入力部と、受信した電圧信号によって決まる周波数のクロック信号を生成する出力部とを有する。 - 特許庁

Since the amplifier section 20 is driven by a boosted voltage VCP produced by a boosting section 50, a signal V2 outputted from a node N2 to the output section 30 reaches a voltage higher than the power supply voltage VDD.例文帳に追加

増幅部２０は、昇圧部５０で生成された昇圧電圧ＶＣＰで駆動されるので、ノードＮ２から出力部３０に出力される信号Ｖ２は、電源電圧ＶＤＤよりも高くなる。 - 特許庁

A switch element Qb is equipped with a control terminal Gb connected to the signal node Na, and conducts the control terminal Ga to the second voltage line by setting the voltage of the control terminal Gb to the first voltage side.例文帳に追加

スイッチ素子Ｑｂは、信号ノードＮａに接続された制御端子Ｇｂを備え、制御端子Ｇｂを第１電圧側に電圧設定することで、制御端子Ｇａを第２電圧ラインに導通させる。 - 特許庁

To provide a serial bus power supply circuit that can relay a DC voltage applied from a serial bus and prevent a DC voltage received from other node from being applied to a physical layer when the circuit receives a power supply voltage.例文帳に追加

シリアルバスから印加された直流電圧を中継することができ、かつ、電源電圧が供給されている場合、物理層に他のノードからの直流電圧を印加されないようにする。 - 特許庁

A forward bias diode is connected between the capacitor output node and high voltage reference and enters reverse bias during overshoot duration swinging the driver output voltage above supply voltage.例文帳に追加

順方向バイアスダイオードがキャパシタ出力ノードと高電圧基準との間に接続されており、且つオーバーシュート期間の期間中逆バイアスに入りドライバ出力電圧を供給電圧上方へスイングさせる。 - 特許庁

To provide a semiconductor device and a method in which no large voltage 'dip' is generated in an internal power supply node and no long recovery time is required even though an active circuit starts its operation while a voltage adjusted voltage is supplied to the active circuit through the node.例文帳に追加

電圧調整された電圧を内部電源ノードを通して能動回路に供給する場合、能動回路が動作を開始した時でも内部電源ノードに大きな電圧「デイップ」を生じて、長い回復時間を必要とすることのない半導体装置及びこの方法を提供する。 - 特許庁

A depression type FET 2 to which a voltage lower than the constant voltage Vdd by a threshold voltage or more is supplied to the gate is connected between the second node P2 and a third node P3, and the control signal fc is guided to both terminals of a current path of the FET2 by using resistors R7, R3, R6.例文帳に追加

第２のノードＰ２と第３のノードＰ３の相互間に一定電圧Ｖｄｄより閾値電圧分以上低い電圧がゲートに供給されたデプレション型のＦＥＴ２を接続し、抵抗Ｒ７、Ｒ３、Ｒ６によりＦＥＴ２の電流通路の両端に制御信号ｆｃを導いている。 - 特許庁

The fuse circuit includes: a fuse block configured to drive an output node through a current path including the fuse in response to a fuse enable signal; and a voltage detection block configured to detect the voltage level of the output node based on the critical voltage adjusted according to a test mode signal, thereby generating a fuse condition signal.例文帳に追加

ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。 - 特許庁

This semiconductor integrated circuit is provided with a compensation circuit, which compensates for the voltage drop of the output node 6 caused by the coupling capacity formed between the output node 6 and an output node 8, which arises when the output node 8 of the NAND-type dynamic circuit 7 discharges the charge, when the output node 6 of the NOR dynamic circuit 2 is keeping charge.例文帳に追加

ノア型ダイナミック回路２の出力ノード６が電荷を保持している状態で、ナンド型ダイナミック回路７の出力ノード８が電荷を放電した時に生ずる、出力ノード６と出力ノード８との間に形成されるカップリング容量による出力ノード６の電圧低下を補償する補償回路１１を設けた。 - 特許庁

A gate voltage generating circuit 13 outputs a voltage within a gate breakdown voltage to the gates of the P channel transistors M1 to M3 and the N channel transistors M11 to M13 according to the signal from the core, so that the voltage of the power source of a voltage 3VDD and the voltage of the ground can be output to the output node.例文帳に追加

ゲート電圧発生回路１３は、コアからの信号に応じて、ＰチャネルのトランジスタＭ１〜Ｍ３およびＮチャネルのトランジスタＭ１１〜Ｍ１３のゲートにゲート耐圧内の電圧を出力し、電圧３ＶＤＤの電源の電圧およびグランドの電圧が出力ノードに出力されるようにする。 - 特許庁

The node voltage is adjusted, in response to a prescribed procedure in a prescribed period, and a digital signal is generated during this period.例文帳に追加

ノードの電圧は、所定の期間に所定の手順に従って調整され、この期間にディジタル信号が生成される。 - 特許庁

The light-transforming element generates current signals in response to incident light energy and changes the voltage of a floating node.例文帳に追加

光変換素子は入射する光エネルギに応答して電流信号を発生させフローティングノードの電圧を変化させる。 - 特許庁

The differential amplifier 41 configures a negative feedback circuit for controlling the voltage of a node N 26 together with the NMOS transistor 21.例文帳に追加

差動アンプ４１は、ＮＭＯＳトランジスタ２１と共にノードＮ２６の電圧を制御する負帰還回路を構成する。 - 特許庁

In a light emission period, a transistor 214 turns on and the current meeting the voltage of the node A flows to the OLED element 230.例文帳に追加

発光期間では、トランジスタ２１４がオンして、ノードＡの電圧に応じた電流がＯＬＥＤ素子２３０に流れる。 - 特許庁

Since the potential of a node N5 is VDL (=0V), the output voltage V_O is applied to both the ends of a resistor element R0.例文帳に追加

ノードＮ５の電位はＶＤＬ（＝０Ｖ）であるため、抵抗素子Ｒ０の両端に出力電圧Ｖ_Oが印加される。 - 特許庁

A monitor current IR is supplied to the monitor circuit 20, the other end (node ND5) is controlled by constant voltage VFQ.例文帳に追加

モニタ回路２０にはモニタ電流ＩＲが供給され、その他端（ノードＮＤ５）が定電圧ＶＦＱに制御される。 - 特許庁

FLASH MEMORY DEVICE HAVING FUNCTION OF SELECTIVELY CHANGING PRECHARGE VOLTAGE FOR SENSING NODE, AND READ OPERATION METHOD THAREOF例文帳に追加

センシングノード用プリチャージ電圧を選択的に変更する機能を有するフラッシュメモリ装置及びその読出し動作方法 - 特許庁

Thereby, the voltage of the storage node of a L-level side can be made amply low, and stable write-in can be realized.例文帳に追加

以上により，Ｌレベル側の記憶ノードの電圧を十分低くすることができ，安定した書き込みを実現できる。 - 特許庁

A first transistor Tr1 is arranged between a power source and ground, where a control voltage is connected to a first node.例文帳に追加

第１のトランジスタＴｒ１は、電源とグランドとの間に設けられ、制御電極が第１のノードに接続される。 - 特許庁

The reference current source circuit 10B does not affect the fluctuation of the power voltage VCC to allow a fixed current to flow into the node N1.例文帳に追加

基準電流源回路１０Ｂは電源電圧Ｖ_CCの変動を受けず、一定の電流をノードＮ１に流す。 - 特許庁

A pull-down circuit 13 pulls down the first node voltage Vn1 by electrical conduction when the control signal Vc is high.例文帳に追加

プルダウン回路１３は、制御信号ＶｃがＨｉｇｈのときに導通して第１ノード電圧Ｖｎ１を引き下げる。 - 特許庁

When the control voltage V_CNT exceeds the specified level Vf, the potential V_N2 of the output node N2 gradually lowers.例文帳に追加

制御電圧Ｖ＿ＣＮＴが一定レベルＶfよりも高くなると、出力ノードＮ２の電位Ｖ＿Ｎ２が緩やかに低下する。 - 特許庁

A low threshold level buffer circuit 184 receives a voltage at a node 91 at a threshold level lower than a threshold value of an inverter circuit 10.例文帳に追加

低閾値バッファ回路１８４は、ノード９１の電圧をインバータ回路１０の閾値より低い閾値レベルで入力する。 - 特許庁

The circuit 30 and the transistor 50 are complementarily activated in accordance with the voltage level of a node Na.例文帳に追加

レギュレータ回路３０および電圧切換トランジスタ５０は、ノードＮａの電圧レベルに応じて相補的に活性化される。 - 特許庁

In the third memory node, a power source voltage or grounding potential is regularly supplied corresponding to a second memory information.例文帳に追加

第３記憶ノードは、第２記憶情報に対応して電源電圧又は接地電位が定常的に供給される。 - 特許庁

In this high pressure-resistant analog switch circuit, the voltage of the gate of the high pressure-resistance junction type FET 71 is held in the same level as that of the voltage of the source regardless of whether the voltage (the voltage of a signal inputted to a node Si) of the source is positive or negative so that any negative power supply voltage (-V) is dispensed with.例文帳に追加

この高耐圧アナログスイッチ回路では、ソースの電圧（ノードＳｉに入力された信号の電圧）の正負にかかわらず高耐圧接合型ＦＥＴ７１のゲートの電圧がソースの電圧とほぼ同じレベルに保持されるため、負の電源電圧（−Ｖ）を必要としない。 - 特許庁

A voltage change in an upper offset voltage V3 which occurs during switching of a differential switching circuit 3-k is fed back to a node N4 through the capacitor 19 for voltage feedback, and a voltage change in a lower offset voltage V2 which occurs during switching of the differential switching circuit 3-k is suppressed.例文帳に追加

差動スイッチング回路３−ｋのスイッチング時に発生する上側オフセット電圧Ｖ３の電圧変化を電圧帰還用のコンデンサ１９を介してノードＮ４に帰還し、差動スイッチング回路３−ｋのスイッチング時に発生する下側オフセット電圧Ｖ２の電圧変化を抑制する。 - 特許庁

When a signal S22a changes from the 'H' to the 'L', PMOSes 31a, 32 are conductive, a power supply voltage Vcc is applied to the output node Nout and the level of the output node Nout rapidly rises.例文帳に追加

信号Ｓ２２ａが“Ｈ”から“Ｌ”に変化すると、ＰＭＯＳ３１ａ，３２がオンし、電源電圧Ｖｃｃが出力ノードＮout へ供給され、該出力ノードＮout が急速に上昇して行く。 - 特許庁

A drain of a transistor TR 5 is connected to a high level Vcc 3 higher than a threshold voltage of the transistor TR 4, a source is connected to the node D, and a gate is connected to the input node C.例文帳に追加

トランジスタＴｒ５は、ドレインがトランジスタＴｒ４の閾電圧より高い高電位Ｖｃｃ３に接続し、ソースがノードＤに接続し、ゲートが入力ノードＣに接続している。 - 特許庁

In one embodiment, a keeper transistor 12 either drains current from the intermediate node or supplies current to the intermediate node NI to maintain the desired voltage level in response to a signal to do so.例文帳に追加

一実施例では、キーパ・トランジスタは、中間ノードからの電流の排出又は中間ノードへの電流の供給を行って、所望の電圧レベルを、そうする信号に応じて維持する。 - 特許庁

The consumption part comprises a multi-stage DAC, driven by an output from a digital filter of n levels which are increased/decreased as a function of the difference in voltage between the first node and the second node.例文帳に追加

閉ループ電流消費部は、第1ノードと第2ノードの間の電圧差の関数として増減されるnレベルのデジタルフィルタの出力によって駆動される多ステップDACから構成される。 - 特許庁

Since a power supply ability to the inverter INV3 having the storage node ND1 to which the low level is written, is decreased, a voltage of the storage node ND1 is easily changed to the low level.例文帳に追加

低レベルが書き込まれる記憶ノードＮＤ１を有するインバータＩＮＶ３への電源供給能力が下がるため、記憶ノードＮＤ１の電圧は、低レベルに変化しやすくなる。 - 特許庁

Reduced capacity of the observation node allows reduction of the time taken until the voltage change at the observation node is stabilized.例文帳に追加

電源スイッチのテストの結果を検出するための観測ノードにおける容量を小さくすることで、観測ノードにおける電圧変化が安定するまでの時間を短縮することが可能となる。 - 特許庁

Consequently, an input voltage Vin on an input node Nin is inverted by the PMOS 13a and NMOS 13b and Vout is outputted from an output node Nout.例文帳に追加

これにより、入力ノードＮｉｎ上の入力電圧Ｖｉｎが、ＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂにより反転され、出力ノードＮｏｕｔからＶｏｕｔが出力される。 - 特許庁

Then, substituting an information memory node area and an information memory node voltage of a desired memory circuit or an information holding circuit for the second formula, the SER can be calculated (S4).例文帳に追加

求めたい記憶回路又は情報保持回路の情報記憶ノード面積及び情報記憶ノード電圧を第２の数式に代入すれば、そのＳＥＲを計算することができる（Ｓ４）。 - 特許庁

When the charge pump operations stops (during standby condition), all capacitor node drive voltages of the charge pump circuit 1 is fixed to the voltage nearer to the potential VDDR of the boosting node.例文帳に追加

チャージポンプ動作の停止時（スタンド・バイ状態時）には、チャージポンプ回路１の各キャパシタノードの駆動電圧が、全て昇圧ノードの電位ＶＤＤＲに近い方の電圧に固定される。 - 特許庁

A comparator CP outputs an output signal to set on/off the operation of switching control sections CC1, CC3 on the basis of the comparison of voltage signals of a node Ng and a node Ni.例文帳に追加

コンパレータＣＰは、ノードＮｇとノードＮｉとの電圧信号との比較に基づいてスイッチング制御部ＣＣ１，ＣＣ３の動作のオン／オフを設定する出力信号を出力する。 - 特許庁

Further, each node NC is connected to a corresponding node NB driven selectively to ground voltage GND in accordance with a row address through a control switch TP turned on at the time of row selecting operation.例文帳に追加

さらに、各ノードＮＣは、行選択動作時にオンする制御スイッチＴＰを介して、ロウアドレスに応じて選択的に接地電圧ＧＮＤへ駆動される対応のノードＮＢと接続される。 - 特許庁

Reference voltage pulse is selectively applied to a pixel input node that is capacitively coupled to the floating plate, which in turn is capacitively coupled to the input node of a charge integrator.例文帳に追加

基準電圧パルスが電荷積分器の入力ノードへ容量的に結合されているフローティングプレートへ容量的に結合されているピクセル入力ノードへ選択的に印加される。 - 特許庁

A dynamic logic circuit (30) is provided with a precharge node (30_PN) that is precharged to a precharge voltage (V_DD) during a precharge phase, and conditional discharge paths (30L, 30_DT) connected to the precharge node.例文帳に追加

ダイナミック論理回路（３０）は、プリチャージ相の間にプリチャージ電圧（Ｖ_DD）にプリチャージされるプリチャージノード（３０_PN）およびプリチャージノードに接続される条件付放電通路（３０_L、３０_DT）を備える。 - 特許庁

A voltage drop from a power source in each node is calculated based on the input information (S4), and when the voltage drop exceeds an allowable voltage drop, initial solution calculation processing is performed, and the cable thickness is increased in a possible minimum range so that the voltage drop from the power source is the allowable voltage drop or less in each node to obtain an initial solution (S5→S6).例文帳に追加

そしてその後、入力情報に基づいて各ノードでの電源からの電圧降下を算出し（Ｓ４）、この電圧降下が許容電圧降下を超えているときは初期解算出処理を行い、各ノードにおいて電源からの電圧降下が許容電圧降下以下となるように可能な最小限の範囲で電線太さを太くし、初期解を得る（Ｓ５→Ｓ６）。 - 特許庁

Thus, even when the rise of a power supply voltage VD is slow at power application, the level VX of the node NX rises nearly following the power supply voltage VD.例文帳に追加

従って、電源投入時に電源電圧ＶＤの立上がりが遅い場合でも、ノードＮＸの電位ＶＸは、この電源電圧ＶＤにほぼ追随して上昇する。 - 特許庁

Therefore, the stable output voltage VOUT, obtained by series/parallel connection switching operation of the two capacitors, becomes a half that of the internal node voltage VDL.例文帳に追加

したがって，２個のキャパシタの直列／並列接続切り換え動作によって得られる安定した出力電圧ＶＯＵＴは，内部ノード電圧ＶＤＬの１／２となる。 - 特許庁

When the voltage at the node Q and the voltage INA are nearly equal to each other in this process, a mute state control circuit MCTL releases the mute state.例文帳に追加

この過程において前ードＱの電圧と信号ＩＮＡの電圧とが略等しくなったときにミュート状態制御回路ＭＣＴＬがミュート状態を解除する。 - 特許庁

At this time, since voltage (Nd) of a node Nd falls off onty to VDD-Vf(D14)-Vz(D12), between a gate and a source of the transistor Q5 is protected from high voltage.例文帳に追加

このとき、ノードＮｄの電圧Ｖ(Nd)はＶDD−Ｖｆ(D14)−Ｖｚ(D12)までしか低下しないため、トランジスタＱ５のゲート・ソース間を高電圧から保護することができる。 - 特許庁