「voltage node」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A noninverting input terminal of the comparator 25 is connected to a connection node of the current source 21 and the capacitor 22, the reference voltage Vref is applied to an inverting input terminal of the comparator 25, and an output signal of the comparator 25 is supplied to the switching element.例文帳に追加

比較器２５の非反転入力端子は電流源２１とキャパシタ２２の接続ノードが接続され、比較器２５の反転入力端子には基準電圧Ｖrefが印加され、比較器２５の出力信号がスイッチング素子に供給される。 - 特許庁

The maximum and minimum voltages of the signal S_1 can thus be original maximum and minimum voltages to suppress variations of a frequency T_O of a clock signal S_OUT caused by changes in voltage v_1 of the signal S_1 at the node N_1.例文帳に追加

これにより、信号Ｓ_1の最高電圧及び最低電圧を、本来の最高電圧又は最低電圧にすることができ、ノードＮ_1の信号Ｓ_1の電圧ｖ_1の変化によって生じるクロック信号Ｓ_OUTの周波数Ｔ_Oのずれを抑えることができる。 - 特許庁

Gate terminals of the n-type MIS transistors M1 and M2 are connected to the output node OUTT and OUTB through coupling capacitors CG1 and CG2, respectively, and a bias voltage VBIAS is applied through resistors RG1 and RG2.例文帳に追加

ｎ型ＭＩＳトランジスタＭ１及びＭ２のゲート端子は、それぞれ結合容量ＣＧ１及びＣＧ２を介して出力ノードＯＵＴＴ及びＯＵＴＢと接続され、抵抗ＣＧ１及びＣＧ２を介してバイアス電圧ＶＢＩＡＳが印加される。 - 特許庁

And, a reset voltage level is transmitted to a sensing node by turning on the reset transistor MR1 (MRn) and then, the reset transistor MR1 (MRn) is turned off.例文帳に追加

相互関連された二重サンプリング方式下で、前記リセットトランジスタがターンオフされた後所定時間内に前記セレクトトランジスタをターンオンさせて前記ドライブトランジスタを通じて電源電圧端から伝えられたリセット電圧レベルを単位画素出力信号で出力する。 - 特許庁

In a motor driving device, a rotation detection signal S3 asserted for every electric angle of 60 degrees is generated by comparing electromotive force generated in each end of coils of star-connected U, V, and W phases with mid-point voltage generated in a common connection node of the three coils.例文帳に追加

スター結線されるＵ、Ｖ、Ｗ相のコイルそれぞれの一端に生ずる逆起電力を、３つのコイルの共通接続ノードに生ずる中点電圧と比較し、電気角６０度ごとにアサートされる回転検出信号Ｓ３が生成される。 - 特許庁

By connecting the gate of a drive transistor T3 and one of own terminals and applying a non-forward bias to the drive transistor T3, the voltage of a node N1, connected to the gate of the drive transistor T3 is set to an offset level, corresponding to the Vth of the drive transistor.例文帳に追加

駆動トランジスタＴ3のゲートと自己の一方の端子とを接続し、駆動トランジスタＴ3に非順バイアスを印加することにより、駆動トランジスタＴ3のゲートに接続されたノードＮ1の電圧を駆動トランジスタのＶthに応じたオフセットレベルに設定する。 - 特許庁

The drive circuit 5A includes a first and second resistors R1, R2 different from each other and generates a drive voltage Vbias to be applied to the power supply node Nd by supplying a constant current Ic through the first resistor R1 or the second resistor R2.例文帳に追加

駆動回路５Ａは、異なる第１抵抗Ｒ１および第２抵抗Ｒ２を含み、給電ノードＮｄに印加する駆動電圧Ｖbiasを、第１抵抗Ｒ１または第２抵抗Ｒ２に一定電流Ｉｃを流すことによって発生させる。 - 特許庁

The configuration can provide feedback control of bringing the circuit node fbck at the same potential as the reference voltage VREFI to significantly reduce ON resistances of the transistors T2-T5 and to prevent a degradation of frequency accuracy.例文帳に追加

この構成によって、回路ノードｆｂｃｋが、参照電圧ＶＲＥＦＩと同電位となるようフィードバック制御がかかるため、トランジスタＴ２〜Ｔ５のＯＮ抵抗を大幅に低減することができ、周波数精度の悪化を防止することができる。 - 特許庁

Gates of each pair of second transistors receives respectively one and the other of a pair of delay timing signals in which a rising edge and a falling edge are adjacent, and discharge gradually electric charges of a first node pre-charged to first power source voltage.例文帳に追加

各第２トランジスタ対のゲートは、立ち上がりエッジおよび立ち下がりエッジが隣接する一対の遅延タイミング信号の一方および他方をそれぞれ受け、第１電源電圧にプリチャージされた第１ノードの電荷を徐々にディスチャージする。 - 特許庁

After closing a switch RSP, a switch MIX is closed to couple the stored video signal to the stored noise signal thereby producing a video signal with noise eliminated therefrom at a connection node between the capacitor Cs and the switch MIX as a voltage signal.例文帳に追加

そして、スイッチＲＳＰをＯＮとした後にスイッチＭＩＸをＯＮとして、保持した映像信号とノイズ信号を結合して、ノイズ除去した映像信号を電圧信号として、キャパシタＣｓとスイッチＭＩＸとの接続ノードに生成する。 - 特許庁

Since the transistor has extremely low off current, the transistor is turned off after data is input to a node, which is a connection point between the transistor and the capacitor element, and can hold the data for a long time even after the stop of power supply voltage.例文帳に追加

当該トランジスタは、オフ電流が極めて低いため、トランジスタと容量素子の接続点であるノードにデータが入力された後、トランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。 - 特許庁

To provide a digital amplifier for reducing a DC component of an amplified pulse width modulated signal, and to provide a method for reducing the DC component of the amplified pulse width modulated signal applied to a reference voltage generator and an input node of a load.例文帳に追加

増幅されたパルス幅変調信号のＤＣ成分を減少させるためのデジタルアンプと基準電圧発生器及び負荷の入力ノードに印加される増幅されたパルス幅変調信号のＤＣ成分を減少する方法とを提供する。 - 特許庁

At this time, a resistance R1 is provided, whereby a leak current IL 2 can be restricted when a node AC2 to be connected naturally to the ground side is connected to a voltage application side, or when a current passage P is formed by water drops or the like.例文帳に追加

この際、本来接地側に接続されるべきノードＡＣ２が電圧印加側に接続されてしまった場合に水滴等により電流経路Ｐが形成された場合に抵抗Ｒ１を設けておくことにより漏洩電流ＩＬ２を制限する。 - 特許庁

By connecting the gate of a driving transistor T3 and one of its own terminals and applying a non-forward bias to the driving transistor T3, the voltage of a node N1 connected to the gate of the driving transistor T3 is set to an offset level corresponding to the Vth of the driving transistor.例文帳に追加

駆動トランジスタＴ3のゲートと自己の一方の端子とを接続し、駆動トランジスタＴ3に非順バイアスを印加することにより、駆動トランジスタＴ3のゲートに接続されたノードＮ1の電圧を駆動トランジスタのＶthに応じたオフセットレベルに設定する。 - 特許庁

When the signal voltage Vsig of the video signal is written by a write transistor 23, a switching transistor 25 disconnects a node N1 and the gate electrode of a driving transistor 22 from each other to stop a current from flowing to the driving transistor 22.例文帳に追加

書込みトランジスタ２３によって映像信号の信号電圧Ｖｓｉｇを書き込むときに、スイッチングトランジスタ２５によってノードＮと駆動トランジスタ２２のゲート電極との間を遮断することで、駆動トランジスタ２２に電流が流れないようにしている。 - 特許庁

The flow of a high frequency signal between the voltage supply node 112 and an n type well layer is blocked by an inductor 103, and the flow of the high frequency signal in the vertical direction is blocked by a depletion layer spreading between the n type well and a p type substrate area.例文帳に追加

インダクタ１０３により、電圧供給ノードとｎ型ウェル層との間の高周波信号の流れを遮断し、ｎ型ウェルとｐ型基板領域との間に広がる空乏層により縦方向における高周波信号の流れを遮断する。 - 特許庁

A pixel driving circuit 12A includes; a TFT device Q1B arranged between a drain of a TFT device Q1A which is a current source and a node N1B; and a drain voltage rising limiter circuit 14A composed of a capacitance CHB and a switch S2B.例文帳に追加

画素駆動回路１２Ａは、電流源となるＴＦＴ素子Ｑ１ＡのドレインとノードＮ１Ｂとの間に配されるＴＦＴ素子Ｑ１Ｂ、キャパシタＣＨＢおよびスイッチＳ２Ｂからなるドレイン電圧上昇制限回路１４Ａを備える。 - 特許庁

When a high potential enable signal E2 supplied to a gate terminal of a transistor P40 of which the drain terminal is connected to the gate terminal of the transistor P41 rises to a normal voltage in a high level signal, a reset circuit 21 supplies the high level signal to the latch circuit 23 and stops the application of the voltage through the connecting node PG to the gate terminal of the transistor P41.例文帳に追加

トランジスタＰ４１のゲート端子にドレイン端子が接続されているトランジスタＰ４０のゲート端子に供給される高電位イネーブル信号Ｅ２がハイレベル信号時の正常電圧まで立ち上がると、リセット回路２１はラッチ回路２３にハイレベル信号を供給して、接続ノードＰＧを介してのトランジスタＰ４１のゲート端子への印加を停止する。 - 特許庁

The reference voltage circuit comprises a plurality of switching elements 60 connected to a reference node Vref, a voltage divider 95 supplying different voltages to each switching element 60 and a start-up means (a digital circuit 1130) starting up selectively the switching elements 60 in response to a single control signal 1140 supplied to the whole of the switching element 60.例文帳に追加

基準ノードＶｒｅｆに接続された複数のスイッチング素子６０と、各スイッチング素子６０に異なる電圧を供給する分圧器９５と、スイッチング素子６０の全てに供給された単一の制御信号１１４０に応答して、スイッチング素子６０を選択的に起動するための起動手段（ディジタル回路１１３０）とを備える。 - 特許庁

Even if a transistor PM1 is turned on by noise superimposed on a power-on reset signal, and in a node 5, a voltage level increases only little by little by a circuit time constant of resistors R1 to Rn and static capacitative elements C1 to Cn, and an Lo signal with no fluctuation in a voltage level is output to a Schmidt input buffer 19 of the next stage.例文帳に追加

パワーオンリセット信号に重畳したノイズによってトランジスタＰＭ１がＯＮしても、ｎｏｄｅ５は、抵抗Ｒ１〜Ｒｎと静電容量素子Ｃ１〜Ｃｎとの回路時定数により、電圧レベルが徐々にしか上昇しないことになり、次段のシュミット入力バッファ１９には電圧レベルの変動がないＬｏ信号が出力される。 - 特許庁

To provide a memory device and its manufacturing method which facilitates adjusting the threshold voltage of the memory device by preventing the short channel effect, and reduces the junction leakage current generated in a storage node junction region to increase the data hold time of the memory device.例文帳に追加

ショートチャネル効果を防止してメモリ素子のしきい電圧の調整を容易にし、ストレージノード接合領域で発生する接合漏れ電流を減少させてメモリ素子のデータ保持時間を増大させることのできるメモリ素子及びその製造方法を提供すること。 - 特許庁

In a mid-point potential control circuit 20, a power source voltage VCC is connected to anode of a reverse-current preventive diode 22 and an node of a potential VM via a PMOS transistor 21, and a cathode of the diode 22 is connected to a ground line via a transistor 23.例文帳に追加

中点電位制御回路２０では、電源電位ＶＣＣがＰＭＯＳトランジスタ２１を介して逆流防止用ダイオード２２のアノード及び電位ＶＭのノードに接続され、ダイオード２２のカソードはＮＭＯＳトランジスタ２３を介してグランド線に接続されている。 - 特許庁

A comparing the high-level resulting signal CPH is outputted through a node N6 during a period that at least one of an amplifying data positive signal GDP, and an amplifying data negative signal GDM is higher than an amplifying high reference voltage GRH from the comparator 12.例文帳に追加

比較器１２からは、増幅データプラス信号ＧＤＰと増幅データマイナス信号ＧＤＭとの少なくとも一方が増幅高基準電圧ＧＲＨよりも高い期間において、ハイレベルの比較結果信号ＣＰＨがノードＮ６を介して出力される。 - 特許庁

The read word line RWL covers the lower electrode 7 of the capacitor and the gate electrode 5r of the read transistor Q2, and the voltage supply line VL is capacitively coupled with the read word line RWL, thereby reducing the potential ripple of the storage node SN.例文帳に追加

読み出しワード線ＲＷＬがキャパシタの下部電極７および読み出しトランジスタＱ２のゲート電極５ｒを覆い、電圧供給線ＶＬが読み出しワード線ＲＷＬに容量結合し、これにより蓄積ノードＳＮの電位変動を低減する。 - 特許庁

The drive circuit 102 connects a node 110 in which a voltage VGH corresponding to the selection of the gate line is supplied periodically to the gate line GL by a drive clock signal ϕG, when the output signal of the shift register 100 is active.例文帳に追加

駆動回路１０２は、シフトレジスタ１００の出力信号が活性状態であるときに、駆動クロック信号φＧによって、ゲート線の選択状態に対応する電圧ＶＧＨが周期的に供給されるノード１１０をゲート線ＧＬと接続する。 - 特許庁

The first control terminal is configured to apply a voltage to the first node so that capacitance of the first MOSFET and the second MOSFET is decreased when the first MOSFET and the second MOSFET are OFF state.例文帳に追加

前記第１制御端子は、前記第１ＭＯＳトランジスタと前記第２ＭＯＳＦＥＴとがオフ状態であるときに、前記第１ノードに対して、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴに生じる容量が少なくなるような電圧を印加する。 - 特許庁

When an input voltage is given to an input node Ain of the level shifter 400 with an amplification function, a current from a power supply flows through a P-channel MOS transistor(TR) 401 and a current mirror circuit 410 supplies the same current to an N-channel MOS TR 412.例文帳に追加

入力電圧が増幅機能付きレベルシフタ４００の入力ノードＡ_inに入力されると、ＰチャネルＭＯＳトランジスタ４０１に電源電流が流れ、これと同一電流がカレントミラー回路４１０によってＮチャネルＭＯＳトランジスタ４１２にも流れる。 - 特許庁

Since the rising rate of voltage generated at a node C is changed in accordance with a resistance value selected at the light quantity integrating part 403, flash light emission is stopped in timing more quicker than in a conventional practice in the case that an object exists at a short distance.例文帳に追加

このとき光量積算部４０３では選択された抵抗値によって接続点Ｃに発生する電圧の上昇率が変わるので被写体が近距離にあった場合には従来より一層速いタイミングで閃光発光の停止が行われる。 - 特許庁

A protection circuit employs a clamping circuit 210, a switching circuit 212, and a back gate bias circuit 206 to block a leakage path between a power supply reference voltage Vcc and an output node OUT passing through a source/bulk junction of a transistor that is biased in the output buffer.例文帳に追加

保護回路は、クランピング回路２１０、スイッチング回路２１２、及びバックゲートバイアス回路２０６を使用して、出力バッファ内のバイアスされたトランジスタのソース／バルク接合を通る出力ノードＯＵＴと電源参照電圧Ｖccとの間の漏洩通路を閉塞する。 - 特許庁

Further, when the boosting power source VPP is lowered to the prescribed voltage at the time of standby at which the load circuit is not operated, the boosting power source VPP for compensating a leak current is supplied to the output node NO from a charge pump 10-1 by operation of the oscillation section 22.例文帳に追加

なお、負荷回路が動作していない待機時に、昇圧電源ＶＰＰが所定電圧以下に低下すると、発振部２２の動作によってチャージポンプ１０-1から出力ノードＮＯに、リーク電流を補償するための昇圧電源ＶＰＰが供給される。 - 特許庁

The stable and process-independent RC time constant for the precise frequency response of automatic tuning is generated by using a feedback loop, which uses a voltage-control type resistor forcibly making a current equal to a reference current flow through an output node.例文帳に追加

自動同調における精密周波数応答のための安定な処理独立性ＲＣ時定数が、出力ノードを介して基準電流に等しい電流を強制的に流す電圧制御型抵抗器を使用するフィードバックループを使用して発生される。 - 特許庁

To provide a node group classifier for power system which enables the user to perform the planning and the maintenance of power system operation, by classifying the power system into groups, in units of nodes strong in correlation, based on the impedance information between nodes, from the viewpoint of voltage maintenability.例文帳に追加

電圧維持能力の観点から、ノード間のインピーダンス情報を基に相関の強いノード単位で電力系統をグループ分けし、電力系統運用の計画、保守を効率よく行うことのできる電力系統のノードグループ区分装置を提供する。 - 特許庁

In the N MOS transistor 12, a source terminal is connected to a power source voltage terminal giving a reference potential Vss (e.g. zero volt) of L level, a drain terminal is connected to a data storage node Na, and a gate terminal is connected to an output terminal of the inversion circuit 14.例文帳に追加

ＮＭＯＳトランジスタ１２は、ソース端子がＬレベルの基準電位Ｖ_SS（たとえば零ボルト）を与える電源電圧端子に接続され、ドレイン端子がデータ・ストレージノードＮａに接続され、ゲート端子が反転回路１４の出力端子に接続されている。 - 特許庁

By a selection signal SELECT, the transistor Q4 is turned on and outputs an output current I_out in the state that the transistor Q2 is turned on and initialize a node n1 level to a reference voltage V_DD, and the transistor Q4 is turned on and outputs an output current I_out in the state that the transistor Q2 is turned off.例文帳に追加

選択信号SELECTによりトランジスタQ2をオンしてノードｎ１のレベルを基準電圧V_DDに初期化した状態でトランジスタQ4をオンして出力電流Ioutを出力し、トランジスタQ2をオフした状態でトランジスタQ4をオンして出力電流Ioutを出力する。 - 特許庁

Then, when the output of the power source 100 is turned to a second voltage, and the switch 113 is turned on in such a state that any branch line, for example, the communication line 21 is disconnected, the node whose disconnection has been generated can be made non-transmittable, and the other nodes can be made to normally perform communications.例文帳に追加

そして、何れかの支線の例えば通信線２１の方が断線した状態で、電源１００の出力を第２電圧にしスイッチ１１３をオンすれば、断線の生じたノードを送信不能にし他のノードには正常に通信させることができる。 - 特許庁

When the input signal Sin changes from the low level to the high level, a current I8 increases in response to the increase in a current I6, while a p-type MOS transistor MP12 changes from ON to OFF, the voltage at the node N2 is decreased by the current I8.例文帳に追加

入力信号Ｓｉｎがローレベルからハイレベルへ変化する場合は、電流Ｉ６の増加に応じて電流Ｉ８が増加し、ｐ型ＭＯＳトランジスタＭＰ１２がオンからオフへ変化するまでの間、この電流Ｉ８によりノードＮ２の電圧が引き下げられる。 - 特許庁

The node N4 of a midpoint of a resistor 25 connected between complementary output nodes of an amplifier section 20A is connected to a non-inverting input terminal of an operational amplifier 30, and a reference voltage Vcm is given to the inverting input terminal of the operational amplifier 30.例文帳に追加

増幅部２０Ａの相補的な出力ノード間に接続された抵抗２５の中点のノードＮ４を演算増幅器３０の正相入力端子に接続し、この演算増幅器３０の逆相入力端子には基準電圧Ｖｃｍを与える。 - 特許庁

The result of voltage sensing is held by the verify pass latch 74, and by turning off the transfer gate circuits TG1 based on the holding result, an electrical fluctuation of a sense node (sense bit line SBL) caused by additional writing or application of an erase pulse is inhibited.例文帳に追加

その電圧センス結果をヴェリファイパスラッチ７４が保持し、その保持結果に基づいてトランスファゲート回路ＴＧ１をオフすることで、追加の書き込みまたは消去パルスの印加によってセンスノード（センスビット線ＳＢＬ）が電気的に変動することを禁止（インヒビット）する。 - 特許庁

A voltage division node of a capacitance division circuit (CDC1) and a capacitance electrode of a touch sensor (8) are connected to an external input terminal (PG2) of a microcomputer (1) having a central processing unit (21), an analog-digital converting circuit (21), and an input buffer (101).例文帳に追加

中央処理装置(２１)、アナログ・ディジタル変換回路(２１)、及び入力バッファ（１０１）を有するマイクロコンピュータ（１）の外部入力端子（ＰＧ２）に、容量分割回路（ＣＤＣ１）の分圧ノードを接続すると共に、タッチセンサ（８）の容量電極を接続する。 - 特許庁

A charge pump circuit 200 includes MOS transistors NSW1-NSW5 which are connected in series, with one end of a MOS transistor NSW1 supplied with system grounding power voltage GND, and a transistor DSW1 for discharge whose one end is supplied with system grounding power voltage GND and whose other end is connected to a node where the MOS transistors NSW4 and NSW5 are connected.例文帳に追加

チャージポンプ回路２００は、ＭＯＳトランジスタＮＳＷ１の一端にシステム接地電源電圧ＧＮＤが供給され直列に接続されるＭＯＳトランジスタＮＳＷ１〜ＮＳＷ５と、一端にシステム接地電源電圧ＧＮＤが供給され他端がＭＯＳトランジスタＮＳＷ４、ＮＳＷ５が接続されたノードに接続されたディスチャージ用トランジスタＤＳＷ１とを含む。 - 特許庁

Polarization quantity of three level or more is accumulated in one memory cell by making a maximum 2×n pieces of information correspond to memory cell potentials of (n) kinds and varying voltage between a plate electrode of a memory cell capacitor and a storage node when data is written by a hysteresis curve being peculiar to anti-ferroelectric substance.例文帳に追加

反強誘電体特有のヒステリシス曲線により、ｎ通りのメモリセル電位に対し、最大で２×ｎ個の情報を対応させ、データの書き込みの際に、メモリセルキャパシタのプレート電極とストレージノードの間の電圧を変えることにより、１メモリセルに３値以上の分極量を蓄積させる。 - 特許庁

The reference voltage REF is applied to gates of NMOS 42 of each detecting circuit, a cell current INS flowing in a NMOS 43 from a memory cell array 10 is compared with the reference current INR, and a detected signal Si being a compared result is outputted to an output node N4i.例文帳に追加

基準電圧ＲＥＦは各検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メモリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノードＮ４_ｉに比較結果の検出信号Ｓｉが出力される。 - 特許庁

The current control circuit 20 is provided with transistors QB1 and QB2 for constituting a current mirror type constant current source circuit and the diode QB3 having the same characteristics as the diode DX, pulls in the current from the node N1 to the transistor QB1 and maintains the voltage VCS at the negative temperature coefficient.例文帳に追加

電流制御回路２０は、カレントミラー型定電流源回路を構成するトランジスタＱＢ１、ＱＢ２と、ダイオードＤＸと同じ特性を持つダイオードＱＢ３とを有し、ノードＮ１からトランジスタＱＢ１に電流を引き込み、電圧Ｖ_CSを負の温度係数に維持する。 - 特許庁

The angle detector 2 includes an annular resistor 10, first and second fixed electrodes A1 and A2 and movable electrode B provided to the annular resistor 10, a capacitor 15 connected between the movable electrode B and a ground node GND, a voltage application part 40, and a detection part 49A.例文帳に追加

角度検出装置２は、環状抵抗体１０と、環状抵抗体１０に設けられた第１および第２の固定電極Ａ１，Ａ２ならびに可動電極Ｂと、可動電極Ｂと接地ノードＧＮＤとの間に接続されたコンデンサ１５と、電圧印加部４０と、検出部４９Ａとを備える。 - 特許庁

The CLK'[1] is selected from a clock signal CLK[1] having a constant frequency or a clock signal generated via a one-shot pulse generating circuit 1PLS whenever output voltage in an output power supply node VO drops by a mode setting signal SMOD.例文帳に追加

このＣＬＫ’［１］は、一定の周波数を持つクロック信号ＣＬＫ［１］か、あるいは出力電源ノードＶＯにおける出力電圧が低下する毎にワンショットパルス生成回路１ＰＬＳを介して生成されるクロック信号かをモード設定信号ＳＭＯＤによって選択したものである。 - 特許庁