「voltage node」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

The circuit 402 requires a certain amount of time in order to put the node 406 back to the internal power supply voltage and this adversely affects the performance of the circuit 404.例文帳に追加

調整器回路４０２は、内部電源ノード４０６を内部電源電圧へまで戻すのに幾らかの回復時間を必要とし、これが能動回路４０４の性能に悪い影響を与える。 - 特許庁

A second detection part 30 is provided in the second apparatus 104 and detects connection between the first apparatus 102 and the second apparatus 104, according to the voltage at a second connection node 34.例文帳に追加

第２の検出部３０は、第２の機器１０４に設けられ、第２接続ノード３４の電圧に応じて、第１の機器１０２と第２の機器１０４との接続を検出する。 - 特許庁

Namely, if the potential VDDR of voltage boosting node is a positive potential, it is 'H' level for driving the capacitor, and if the potential VDDR is a negative potential, it is 'L' level for driving the capacitor.例文帳に追加

すなわち、昇圧ノードの電位ＶＤＤＲが正の電位であればキャパシタ駆動用の“Ｈ”レベルであり、ＶＤＤＲが負の電位であればキャパシタ駆動用の“Ｌ”レベルである。 - 特許庁

When a signal output line 44 is disconnected, the voltage of a node N2 is fixed to 0V by action of a constant-current circuit 54, and a disconnection detection signal Sb comes to L level (disconnection).例文帳に追加

信号出力線４４が断線すると、定電流回路５４の作用によりノードＮ２の電圧が０Ｖに固定され、断線検出信号ＳｂはＬレベル（断線）になる。 - 特許庁

A first detection part 16 is provided in a first apparatus 102 and detects connection between the first apparatus 102 and a second apparatus 104 according to the voltage at a first connection node 20.例文帳に追加

第１の検出部１６は、第１の機器１０２に設けられ、第１接続ノード２０の電圧に応じて、第１の機器１０２と第２の機器１０４との接続を検出する。 - 特許庁

Then, the VPP power on reset signal PON2 is turned to the low level and a potential level unsteady node, a logical unsteady circuit, etc. in the false boost power supply voltage generation circuit 7 are initialized.例文帳に追加

そして、ＶＰＰパワーオンリセット信号ＰＯＮ２がローレベルになり、昇圧疑似電源電圧発生回路７の電位レベル不定節点や論理不定回路等の初期化が行われる。 - 特許庁

An A/D converter 34 digital-converts proportional voltage in the node N4 at the timing when the timing signal TS transits from an L level to the H level, and outputs it to a data latch 36.例文帳に追加

Ａ／Ｄ変換器３４は，タイミング信号ＴＳがＬレベルからＨレベルに遷移するタイミング，ノードＮ４における比例電圧をディジタル変換してデータラッチ部３６に対して出力する。 - 特許庁

A charge pump includes an input node which is coupled with a power source so as to receive input voltage, and an oscillator unit which generates a cyclic regulator enabling signal and a cyclic reset signal.例文帳に追加

電源に入力電圧を受けるよう結合される入力ノードと、周期的レギュレータ可能化信号および周期的リセット信号を発生する発振器ユニットとを含むチャージポンプ。 - 特許庁

The voltage Vc1 meeting the data current Idata is generated in a node N and is held in a holding capacitor C 1 and is applied to the gate of the driving transistor Trd.例文帳に追加

このデータ電流Ｉｄａｔａに応じた電圧Ｖｃ１がノードＮに発生して、保持用キャパシタＣ１に保持されるとともに、駆動トランジスタＴｒｄのゲートに印加される。 - 特許庁

This synchronous rectification period adjustment circuit 40 includes: a comparator 41 which compares a node voltage VLX between a main side transistor and a synchronization side transistor with a first reference voltage Vr1; and one-shot circuits 47 and 48 which output control signals S8 and S9 in accordance with the comparison result with a comparator 42 which compares the voltage VLX with a second reference voltage Vr2.例文帳に追加

この同期整流期間調整回路４０は、メイン側のトランジスタと同期側のトランジスタとの間のノードの電圧ＶＬＸと第１基準電圧Ｖｒ１とを比較する比較器４１と、電圧ＶＬＸと第２基準電圧Ｖｒ２とを比較する比較器４２との比較結果に応じて制御信号Ｓ８，Ｓ９を出力するワンショット回路４７，４８とを含む。 - 特許庁

In reading, specified voltages are applied to word lines and source lines to set the voltage of the bit line BL according to the threshold voltage of a selected memory cell, the level change of a node ND0 is detected with a stepwise varying level type read signal VBLA3H applied to the gate of a high-withstand voltage transistor N1, thereby judging the voltage of the bit line BL.例文帳に追加

読み出しのとき、ワード線およびソース線にそれぞれ所定の電圧を印加することにより、選択メモリセルのしきい値電圧に応じてビット線ＢＬの電圧が設定され、高耐圧トランジスタＮ１のゲートに階段状にレベルが変化する読み出し信号ＶＢＬＡ３Ｈを印加しながら、ノードＮＤ０のレベル変化を検出することにより、ビット線ＢＬの電圧を判定する。 - 特許庁

At a starting time of the constant current generating circuit, an output side node NGATE of the differential stage 20 can be raised more quickly from VSS to predetermined voltage level, since it is raised only specific voltage concurrently with changing timing of a starting signal EN by coupling effect because a capacitor 37 is installed between a control terminal 3c for entering the starting signal EN and the node NGATE in the operational amplifier.例文帳に追加

このオペアンプにおいて、起動信号ENを入力する制御端子３ｃとノードNGATEとの間に容量３７を設けたので、定電流発生回路の起動時において、差動段２０の出力側ノードNGATEはカップリング効果により、起動信号ENの切り替わりタイミングに合わせて、特定の電圧だけ上昇することにより、より早くVSSから所定の電圧レベルまで上昇することができる。 - 特許庁

A voltage / current conversion circuit 20 converts a difference voltage between a noninverting balanced signal S10n and an inverting balanced signal S10p outputted from the input amplifier circuit 10 into a current and outputs a difference current S20 to an internal node A.例文帳に追加

入力増幅回路１０から出力された正相の平衡信号Ｓ１０ｎ及び逆相の平衡信号Ｓ１０ｐは、電圧／電流変換回路２０によってその差分電圧が電流に変換され、この差分電流Ｓ２０が内部ノードＡへ出力される。 - 特許庁

When conducting the source voltage Vdd or the ground voltage Vss and the output node OUT, the PMOS transistor Tp81 and the NMOS transistor Tn81 are driven on by a pulse signal PLS1 and when shutting off the conduction, the Tp80 and the Tn80 are driven off by a pulse signal PLS2.例文帳に追加

そして、Ｔｐ８１およびＴｎ８１は、パルス信号ＰＬＳ１によってＶｄｄ又はＶｓｓとＯＵＴの間を導通させる際にオンに駆動し、Ｔｐ８０およびＴｎ８０は、パルス信号ＰＬＳ２によってこの導通を遮断させる際にオフに駆動する。 - 特許庁

In addition, the charge pump circuit uses negative boosting voltage -VDD generated in a node d of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels of second and fifth clock drivers 42, 52 in a negative boosting charge pump circuit 200A.例文帳に追加

また、マイナス昇圧チャージポンプ回路２００Ａにおいて、初段のノードｄに生成された負の昇圧電圧−ＶＤＤを用いて、第２及び第５のクロックドライバー４２，５２の高レベルを出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁

When a value outside the proper range is detected, an operational procedures preparing means 143 prepares operational procedures as the operational procedures for an apparatus to be controlled including a switching device 6 and a voltage regulating apparatus 7 so that the current and voltage at each node may fall within the proper range.例文帳に追加

適正範囲外の値が検出された場合に、操作手順作成手段１４３は、開閉器６と電圧調整機器７を含む制御対象機器の操作手順として、各ノードの電流・電圧を適正範囲内とする操作手順を作成する。 - 特許庁

Finally, the dynamic logic circuit is provided with voltage maintaining circuits (30_KT1, 30_KT2) coupled to the output for coupling the precharge voltage to the precharge node during a part of an evaluation phase step in which the conditional discharge paths are not enabled, within the evaluation phase step.例文帳に追加

最後に、ダイナミック論理回路は、出力に結合され、評価相の段階にあって条件付放電通路がイネーブルされていない評価相の段階の一部分の間に、プリチャージ電圧をプリチャージノードに結合する電圧保持回路（３０_KT1、３０_KT2）を備える。 - 特許庁

To provide an integrated circuit of a CMOS for preventing the breakdown of internal elements of the integrated circuit by triggering a switching operation at the timing of a voltage change of a node which generates a voltage change almost equal to that in a power source line when a static electricity surge is applied to the power source line.例文帳に追加

電源ラインに静電気等によるサージが印加された際に、電源ラインとほぼ同等な電位変化を起こすノードの電位変化をトリガにスイッチを作動させて集積回路内部の素子の破壊を防止するCMOSの集積回路を提供する。 - 特許庁

Though the ESD breakdown voltage and the frequency band are changed by the value of a resistance 16a between the input terminal 11 and the node N1, the frequency band is scarcely reduced and a required ESD breakdown voltage is secured by setting the resistance to 10 to 100Ω.例文帳に追加

入力端子１１とノードＮ１間の抵抗１６ａの値でＥＳＤ耐圧と周波数帯域が変化するが、１０〜１００Ωに設定することにより、周波数帯域をほとん減少させず、かつ、必要なＥＳＤ耐圧を確保することができる。 - 特許庁

After electric discharge of a node ACTNODE is started, the gate voltage of the transistor 26A is lowered to turn off the transistor 26A, and then a voltage Vgb is raised by the local pump 25B according to a signal from the local pump circuit 25A to turn on the transistor 26B.例文帳に追加

ノードＡＣＴＮＯＤＥの放電が開始された後、トランジスタ２６Ａのゲート電圧を引き下げてトランジスタ２６Ａをターンオフさせ、その後ローカルポンプ回路２５Ａからの信号に従いローカルポンプ２５Ｂにより電圧Ｖｇｂを引き上げてトランジスタ２６Ｂをオンにする。 - 特許庁

The power supply of the optical node device 20 has a power supply panel 1, a voltage detection circuit 2, a couple of feeding changeover devices 4, 5 and a feeding changeover device control circuit 3 that selects either of the feeding changeover devices 4, 5 depending on the result of detection by the voltage detection circuit 2.例文帳に追加

この光ノード装置２０の電源は、電源盤１、電圧検出回路２、１対の給電切替器４、５およびこれら給電切替器４、５を電圧検出回路２の検出結果により選択する給電切替器制御回路３を有する。 - 特許庁

A voltage doubler rectifying circuit is installed between an output node of a converter and power supplying terminals of a control circuit 9 and a driving circuit 10 of an MOS transistor 2, and one capacitor 7 is charged up to almost an output voltage when the MOS transistor is turned on.例文帳に追加

コンバータの出力ノードと制御回路（９）およびＭＯＳトランジスタ（２）の駆動回路（１０）の電源供給端子との間に倍電圧整流回路を設けて、ＭＯＳトランジスタのオン時に１つのコンデンサ（７）をほぼ出力電圧にまで充電する。 - 特許庁

A method for reading out data stored in the memory cell includes applying boosted voltage to the node (A) electrically-communicating with the memory cell, this boosted voltage is higher than the power source voltage, further, this method includes detecting a current relating to the memory cell to indicate a binary value relating to data stored in the memory cell during read-out operation.例文帳に追加

メモリセルに記憶されたデータを読出すための方法は、メモリセルと電気通信するノード（Ａ）に昇圧された電圧を印加することを含み、この昇圧された電圧は電源電圧よりも高く、この方法はさらに、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すためにメモリセルと関連した電流を検知することを含む。 - 特許庁

In a power-factor improvement circuit 51, a buck-boost circuit 31 is electrically connected to a capacitor C11, and includes a switching element Q1 for switching a voltage received through a connection node for the capacitor C11, an inductor L1 for receiving the voltage switched by the switching element Q1, and a capacitor C12 for storing a voltage induced by the inductor L1.例文帳に追加

力率改善回路５１において、昇降圧回路３１は、キャパシタＣ１１と電気的に接続され、キャパシタＣ１１との接続ノード経由で受けた電圧をスイッチングするためのスイッチ素子Ｑ１と、スイッチ素子Ｑ１によってスイッチングされた電圧を受けるためのインダクタＬ１と、インダクタＬ１に誘起された電圧を蓄えるためのキャパシタＣ１２とを含む。 - 特許庁

A current flowing when an input voltage Vin is at an "H" level is shut off in response to that the PMOS 31 in cascade connection is automatically turned off depending on a change in a level of a node N34 from an "L" level into an "H" level.例文帳に追加

入力電圧Vinが“Ｈ”の時に流れていた電流が、ノードN34が“Ｌ”→“Ｈ”へ変化することを受けて、カスケード接続されたPMOS３１が自動的にオフ状態になることによって遮断される。 - 特許庁

A second power supply VDD 2 outputs a programming voltage Vpp to a node Nvs, an output terminal RCB goes to a level Vpp, and the insulation of a transistor 5 with a thin-gate insulation film is destroyed.例文帳に追加

節点Ｎｖｓには第２の電源ＶＤＤ２からプログラミング電圧Ｖｐｐが出力され、出力端子ＲＣＢがＶｐｐのレベルになり、薄いゲート絶縁膜を有するトランジスタ５が絶縁破壊される。 - 特許庁

This invention relates to the method of designing an ESD protection circuit including a main ESD device 10 and trigger device 20 connected to a trigger node of the main ESD device so that an ESD current is passed therein by a reduced voltage.例文帳に追加

主ＥＳＤデバイス１０と、低減された電圧で、ＥＳＤ電流を流すために、主ＥＳＤデバイスのトリガーノードに接続されたトリガーデバイス２０とを含むＥＳＤ保護回路の設計方法。 - 特許庁

To provide a circuit and a method, in which fluctuation in voltage is reduced at a VWLN node, thereby more WLs can be active simultaneously.例文帳に追加

本発明の目的は、ＶＷＬＮノードにおける電圧のゆらぎを低減し、それにより、より多くのＷＬが同時にアクティブであることを可能にする回路および方法を提供することである。 - 特許庁

A buck converter circuit 100 includes a synchronous switch 104, and a control circuit 106 with a switching node SW for generating a switching voltage by controlling a duty cycle of a control switch 102.例文帳に追加

バックコンバータ回路１００は、同期スイッチ１０４を有し、制御スイッチ１０２のデューティサイクルを制御することにより、切換ノードＳＷに切換電圧を発生させる制御回路１０６を具えている。 - 特許庁

When the current detection circuit 100 detects the reverse current Ig, a variable circuit 110 allows voltage of the node N1 in the comparator COMP2 to drop to shorten the on time of the transistor QN2.例文帳に追加

電流検出回路１００が逆電流Ｉｇを検出すると、可変回路１１０によりコンパレータＣＯＭＰ２のノードＮ１の電圧が降下され、トランジスタＱＮ２のオン時間が短縮される。 - 特許庁

The Schmitt trigger circuit included in the electronic circuit includes a first switching circuit 11, a second switching circuit 12, and a first inverter 13 which inverts the logic level of a voltage at a node 12P.例文帳に追加

電子回路に含まれるシュミットトリガ回路１は、第１のスイッチング回路１１と、第２のスイッチング回路１２と、節点１２Ｐにおける電圧の論理レベルを反転する第１インバータ１３とを備える。 - 特許庁

During a circuit state in which the transistor Q10 is not utilized, first and second voltage levels that are close to the second logic level are supplied to the output node NS and the local input/output line LIO.例文帳に追加

トランジスタＱ１０を利用しない回路状態時に、第２の論理レベルに近い第１及び第２の電圧レベルが出力ノードＮＳ及びローカル入出力線ＬＩＯに供給される。 - 特許庁

An NMOS 54 to be a switching element selected as a decoded result of a decoder 51 is connected between a tap formed on a current path constituted of plural voltage division resistors 53 and a node N1.例文帳に追加

その複数の分圧抵抗５３によって構成される電流パスに設けられたタップとノードＮ１との間に、デコーダ５１のデコード結果で選択されるスイッチング素子としてＮＭ０Ｓ５４が接続されている。 - 特許庁

One electrode of the variable capacitance capacitor C is connected to a storage node SN, and the other electrode is connected to a control line ( read-out word line RWL) to which high level voltage is applied at the time of data output.例文帳に追加

可変容量キャパシタＣは、ストレージノードＳＮに一方電極が接続され、データ出力時にハイレベル電圧が印加される制御線（読み出しワード線ＲＷＬ）に他方電極が接続されている。 - 特許庁

A precharging transistor 22 is provided for supplying voltage to a node Nad led to an internal circuit from the reception transistor 21, and a selector circuit 24 connected to the gate of the reception transistor 21 is provided.例文帳に追加

受信用トランジスタ２１から内部回路に導出されるノードＮadに電圧を供給するためのプリチャージ用トランジスタ２２と、受信用トランジスタ２１のゲートに接続されるセレクタ回路２４とを備えている。 - 特許庁

A second load element is coupled to the first load element in series and coupled to a power source node, its impedance is selected so that the second load element generates the second reference voltage.例文帳に追加

第２の負荷素子は、第１の負荷素子と直列に結合されかつ電源ノードに結合されており、そのインピーダンスは、第２の負荷素子が第２の基準電圧を生成するように選択される。 - 特許庁

Voltage from a gate control circuit 10 having a feedback loop is applied to the gate of a MOS transistor for charge Q1 in output MOS transistors Q1 and Q2 charging/discharging an output node.例文帳に追加

出力ノードを充放電する出力ＭＯＳトランジスタ（Ｑ１，Ｑ２）の充電用ＭＯＳトランジスタ（Ｑ１）のゲートへ、フィードバックループを有するゲート制御回路（１０）からの電圧を印加する。 - 特許庁

A correction voltage Vh substantially equal to the ground level being offset by the parasitic resistance of a cable W1 is thereby generated at a node between the correction current generation circuit 49 and the correction resistor R3.例文帳に追加

これにより、補正電流発生回路４９と補正用抵抗Ｒ３との間のノードに、ケーブルＷ１の寄生抵抗によりオフセットされるグランドレベルと略等しい補正電圧Ｖh を発生させる。 - 特許庁

In this band gap constant voltage circuit, back gates of two P-channel type transistors P112, P113 constituting a differential amplifier are connected to a plus side power terminal node node11.例文帳に追加

本発明のバンドギャップ定電圧回路では、作動増幅器を構成する２つのＰチャネル型トランジスタＰ１１２、Ｐ１１３のバックゲートを作動増幅器のプラス側電源端子ノードｎｏｄｅ１１に接続した。 - 特許庁

A current driving circuit 2 receives voltage being more boosted than that during standby at the source terminal of a driver transistor P1 and operated when a current is supplied to a node ND1 to which a load circuit 6 is connected.例文帳に追加

電流駆動回路２は、負荷回路６が接続されたノードＮＤ１に電流を供給する際、待機時よりも昇圧された電圧をドライバトランジスタＰ１のソース端子に受けて動作する。 - 特許庁

Respective PWM latches have a first state, initiated by a selected master clock signal and terminated by an associated phase voltage comparator that monitors the respective phase node voltages.例文帳に追加

それぞれのＰＷＭラッチは、選択マスタークロック信号によって開始され、それぞれの位相ノード電圧をモニターする連携した位相電圧比較器によって終了される第１の状態を有する。 - 特許庁

By precharge circuits 6, 7, P channel MOS transistors PT61-PT63, PT71-PT73 are turned off and pairs of bit lines (BL0, /BL0), (BL1, /BL1) are electrically separated from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

The means WD sets a higher control voltage for reading to a memory transistor, that is farther away from the node between the line MSL and the line SSL1 or SSL2 to which such memory transistor, is connected.例文帳に追加

読み出し駆動手段ＷＤは、主線ＭＳＬと副線ＳＳＬ１またはＳＳＬ２との接続箇所からメモリトランジスタの距離が遠いほど読み出し時の制御電圧を高く設定する。 - 特許庁

Sense circuits (A1, Q1, Q2) decide a current of the memory cell (RM) by applied read-out voltage (VR), and apply a sense current indicating a current of the memory cell (RM) to the first input node (74) of the differential amplifier.例文帳に追加

センス回路(A1,Q1,Q2)は、印加される読み取り電圧(VR)によってメモリセル(Ｒ_Ｍ)の電流を決定し、メモリセル(Ｒ_Ｍ)の電流を表すセンス電流を差動増幅器の第1の入力ノード(74)に加える。 - 特許庁

In order to reduce such an adverse effect, a supplying circuit 416 is provided to couple the node 406 to an external power supply voltage when the circuit 404 is activated at a first time.例文帳に追加

この様な悪い影響を減少させるため、能動回路４０４が最初に可能にされた時、内部電源ノード４０６を外部電源電圧へ結合するための供給回路４１６を備える。 - 特許庁