「voltage node」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

Further, the output voltage Vout is generated by connecting the third resistor R_3A and the fourth resistor R_3B to the output node N3 and by flowing a current I_1+I_3×2 through the second resistor R_2.例文帳に追加

さらに、第３の抵抗素子Ｒ_3Aと第４の抵抗素子Ｒ_3Bを出力ノードＮ３に接続して、第２の抵抗素子Ｒ_2にＩ_1＋Ｉ_3×２となる電流を流して出力電圧Ｖoutを生成する。 - 特許庁

Pre-charge circuits 6, 7 turn off P channel MOS transistors PT61-PT63, PT71-PT73 and separate pairs of bit lines (BL0, /BL0), (BL1, /BL1) electrically from a power source node for receiving power source voltage VDD.例文帳に追加

プリチャージ回路６，７は、ＰチャネルＭＯＳトランジスタＰＴ６１−ＰＴ６３，ＰＴ７１−ＰＴ７３をオフにして、ビット線対（ＢＬ０，／ＢＬ０），（ＢＬ１，／ＢＬ１）を、電源電圧ＶＤＤを受ける電源ノードから電気的に切り離す。 - 特許庁

When low-rank bits represent predetermined data, a first selection voltage (VL) selected in the first selection circuit (16) is directly output to a third node (N3) without routing the first buffer (11) and the second buffer (12).例文帳に追加

また、下位ビットが所定のデータのときに、第１バッファ（１１）と第２バッファ（１２）を介さないで、第１選択回路（１６）で選択した第１選択電圧（ＶＬ）を第３ノード（Ｎ３）に直接出力する。 - 特許庁

The current detecting circuit includes an input circuit which is connected to a current detection node of a circuit being an object of current detection and outputs a minus current flowing in the circuit as a plus voltage and the differential voltage circuit comparing the plus voltage output from the input circuit with the reference voltage and outputting a comparison result as a current detection signal.例文帳に追加

本発明の一実施の形態に係る電流検出回路は、電流検出対象となる回路の電流検出ノードに接続され、前記回路に流れるマイナス電流をプラス電圧として出力する入力回路と、前記入力回路から出力されるプラス電圧と基準電圧とを比較し、その比較結果を電流検出信号として出力する差動電圧回路と、を備える。 - 特許庁

When a high level input signal is input to an input terminal IN, during the clock signal to be applied to a clock terminal CKm keeps high level voltage, one end and the end of the current path of the n-channel TFT 51a are conducted, and high level voltage is applied to a node n1.例文帳に追加

クロック端子ＣＫｍに印加されるクロック信号がハイレベルの電圧である間に、入力端子ＩＮにハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ５１ａは電流路の一端と他端が導通し、ノードｎ１にハイレベルの電圧を印加する。 - 特許庁

To reduce the voltage dependency of a leak current of the input node of an analog switch circuit, and to reduce the distortion of a holding voltage, when used for a sample/hold circuit or the like for retaining the signal charge of a capacitor by arranging an analog switch circuit between an output terminal and an input terminal of an operational amplifier.例文帳に追加

アナログスイッチ回路の入力ノードのリーク電流の電圧依存性を低減でき、演算増幅器の出力端子と入力端子の間にアナログスイッチ回路を配置してキャパシタの信号電荷を保持するサンプルホールド回路等に用いた場合に、保持電圧の歪みを低減する。 - 特許庁

For a standard power supply voltage specification, a system power supply VCC applied to a lead frame 1 is given to a pad 11 through a wire 2, reduced to a prescribed internal power supply voltage IVCC by a reduced power supply circuit 20 and supplied to a memory circuit 40 or the like located in the IC from an internal node N1.例文帳に追加

標準電源電圧仕様では、リードフレーム１に印加されたシステム電源ＶＣＣは、ワイヤ２を介してパッド１１に与えられて降圧電源回路２０で所定の内部電源電圧ＩＶＣＣに降圧され、内部ノードＮ１からＩＣ内部のメモリ回路４０等に供給される。 - 特許庁

The current limit means 22 controls the potential Vn1 of the first node N1 to reduce a current Idr flowing through the first insulated gate field effect transistor 13 when the potential difference ΔV between the voltage input terminal 11 and the voltage output terminal 12 is larger than a reference value.例文帳に追加

電流制限手段２２は、電圧入力端子１１と電圧出力端子１２間の電位差ΔＶが基準値より大きいときに、第１絶縁ゲート電界効果トランジスタ１３に流れる電流Ｉｄｒを低減するように第１ノードＮ１の電位Ｖｎ１を制御する。 - 特許庁

The driver circuit adjusts the pulse width of a driving signal Sd by feeding a hold voltage Vh, equal to the voltage Vd at the node N2, between the transistor Q2 connected to cathode sides of the light-emitting diodes 13a to 13d included in the load 13 and the resistance R1, back to an error amplifier 22.例文帳に追加

ドライバ回路は、負荷１３に含まれる発光ダイオード１３ａ〜１３ｄのカソード側に接続されたトランジスタＱ２と抵抗Ｒ１の間のノードＮ２の電圧Ｖｄと等しい保持電圧Ｖｈを誤差増幅器２２に帰還して駆動信号Ｓｄのパルス幅を調整する。 - 特許庁

The first node 15 includes a conditions determination part 21 determining whether battery voltage drop occurs or not, and a fail safe control part 22 sending the fail safe monitoring signals of which the types vary according to whether a risk of voltage drop exists or not to the other nodes 16a-16c.例文帳に追加

第１のノード１５は、バッテリ電圧降下が発生するか否かを判断する条件判断部２１と、電圧降下発生の可能性がある場合と無い場合とで種類が異なるフェールセーフ監視信号を他のノード１６ａ〜１６ｃに対して送信するフェールセーフ制御部２２とを備える。 - 特許庁

The tuner module for receiving TV broadcast includes: a PIN diode D1, wherein the anode is connected to an RF signal line side, and the cathode is connected to a ground potential; and a resistance element R1 provided between the anode of the PIN diode D1 and a voltage controllable voltage node A1 inside a module.例文帳に追加

アノードがＲＦ信号ライン側に接続され、カソードがグランド電位に接続されるＰＩＮダイオードＤ１と、ＰＩＮダイオードＤ１のアノードとモジュール内部の電圧制御可能な電圧ノードＡ１との間に設けられる抵抗素子Ｒ１とを備えるＴＶ放送受信用チューナモジュール。 - 特許庁

Three or more P channel transistors M1 to M3 are serially connected in their sources and drains, and the source at one end is connected to a power source whose voltage is higher than the voltage of a signal to be output from a core, and the drain at the other end is connected to an output node which outputs the status of the signal.例文帳に追加

ＰチャネルのトランジスタＭ１〜Ｍ３は、ソースとドレインとにおいて３以上直列接続され、一端にあるソースがコアから出力される信号の電圧より高電圧の電源に接続され、他端にあるドレインが信号の状態を出力する出力ノードに接続される。 - 特許庁

This semiconductor device is provided with a voltage relaxing element (1) relaxing a voltage applied to a gate insulation film in an off-state of an insulated gate bipolar transistor IGBT for a gate electrode node (6) of a P channel MOS transistor (PQ) suppressing hole inflow in turning off the insulated gate bipolar transistor (IGBT:2).例文帳に追加

絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 - 特許庁

Further, the semiconductor integrated circuit includes: a transistor switch 203 in which one terminal is connected to a node between the base and a driving circuit 210, and another terminal is connected to one of the supply voltage and a ground voltage; and a resistance element 205 connected to the first transistor switch in parallel.例文帳に追加

また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。 - 特許庁

The step-down circuit 120 is provided with: a comparison circuit 122 which compares a reference voltage VREF with a voltage VINT on the internal power supply line; and a driver 128 which adjusts currents flowing between the internal power supply line and a power supply node 130 according to the result of the comparison in the comparison circuit 122.例文帳に追加

降圧回路１２０は、基準電圧ＶＲＥＦと、内部電源線上の電圧ＶＩＮＴを比較する比較回路１２２と、比較回路１２２の比較結果に応じて、内部電源線と電源ノード１３０間を流れる電流を調整するドライバ１２８を備える。 - 特許庁

A design device reads power supply terminal information 23a defining a power supply terminal which supplies/stops a power supply voltage as an internal node from a library 23, and performs the mapping processing of the power supply terminal information of a functional block by using power supply voltage information 22 of the semiconductor device in a step 35.例文帳に追加

設計装置は、ステップ３５において、電源電圧を供給停止する電源端子を内部ノードとして定義した電源端子情報２３ａをライブラリ２３から読み出し、半導体装置の電源電圧情報２２を使用して機能ブロックの電源端子情報のマッピング処理を行う。 - 特許庁

Another terminal of a capacitor 12A for storing an analog input voltage AI given to an internal node NI via a switch 1 is connected to a midpoint of a resistance voltage divider 13 for generating a plurality of reference levels for comparison purpose connected between a power level VDD and a ground level GND.例文帳に追加

スイッチ１１を介して内部ノードＮＩに与えられるアナログ入力電圧ＡＩを保持するキャパシタ１２Ａの他端を、電源電位ＶＤＤと接地電位ＧＮＤの間に接続されて比較用の複数の基準電位を生成する抵抗分圧器１３の中点に接続する。 - 特許庁

After the bias circuit 20 is started, the start-up circuit 10 is cut apart from the bias circuit 20 by a bias voltage generated at a cutoff voltage node V2 from the bias circuit 20 to the start-up circuit 10, and a consumption current is stopped from flowing regularly in the start-up circuit 10.例文帳に追加

バイアス回路２０が起動した後には、バイアス回路２０からスタートアップ回路１０への切離し電圧ノードＶ２に発生したバイアス電圧により、スタートアップ回路１０をバイアス回路２０から切離すとともに、スタートアップ回路１０内で定常的に消費電流が流れないようにする。 - 特許庁

This cell is a content addressable memory (CAM cell), this CAM cell comprises a memory cell connected between a first node and a second node, a first data line transmitting a first data signal, a second data line transmitting a second data signal, and first and second switching devices connected between a match line and reference voltage in series and successively.例文帳に追加

コンテント・アドレッセブル・メモリ（ＣＡＭセル）であって、このＣＡＭセルは、第１及び第２ノードの間に連結されたメモリセル、第１データ信号を伝達する第１データライン、第２データ信号を伝達する第２データライン、そしてマッチラインと基準電圧との間に直列に順次に連結された第１及び第２スイッチングデバイスを含む。 - 特許庁

A pixel circuit controlled by a drive circuit through a write scan line WSL and a video signal line DTL comprises a light emitting element (organic light emitting diode) varying in applied voltage value with the potential (Vs) of one electrode (source node NDs), a drive transistor having a control node NDc, a sampling transistor, and a holding capacitor.例文帳に追加

書込走査線ＷＳＬおよび映像信号線ＤＴＬを介して駆動回路によって制御される画素回路が、一方電極（ソースノードＮＤｓ）の電位（Ｖｓ）によって印加電圧値が変化する発光素子（有機発光ダイオード）と、制御ノードＮＤｃを有する駆動トランジスタと、サンプリングトランジスタと、保持キャパシタと、を含む。 - 特許庁

A flip-flop of the present invention includes a precharging circuit which precharges a first circuit node in response to a first signal and an estimation circuit that receives at least one input signal and a second signal and discharges the voltage from the first node in response to the at least one input signal on activation of the second signal.例文帳に追加

本発明のフリップフロップは、第１信号に応じて第１ノードをプリチャージするプリチャージ回路と、少なくとも一つの入力信号と第２信号を入力され、第２信号の活性状態で少なくとも一つの入力信号によって第１ノードをディスチャージする評価回路と、を含む。 - 特許庁

The high speed output circuit, the high speed input circuit, and the method for changing swing width according to the present invention can increase and decrease the voltage swing width of the output signal and the input signal, and can reduce values of parasitic capacitance in an output node and an input node.例文帳に追加

本発明に係る高速出力回路、高速入力回路及び入出力信号のスイング幅の変更方法は、出力信号及び入力信号の電圧スイング幅を増加または減少させることができ、出力ノード及び入力ノードでの寄生キャパシタンスの値を減らし得るという長所がある。 - 特許庁

A control means supplies a first data potential (Vdata) to the first node and supplies an electric current to the drive transistor to set a voltage between the gate and the source of the drive transistor into a compensated voltage (Vth+Va) meeting the mobility of the drive transistor, and then, supplies a second data potential (Vdata+Voffset) decided depending on the first data potential to the first node.例文帳に追加

そして、制御手段は、第１に、前記駆動トランジスタのゲートとソースとの間の電圧を、当該駆動トランジスタの移動度に応じた補償後電圧（Ｖｔｈ＋Ｖａ）とするため、前記第１ノードに第１データ電位（Ｖｄａｔａ）を供給するとともに当該駆動トランジスタに電流を供給し、その後第２に、前記第１ノードに前記第１データ電位に応じて定められた第２データ電位（Ｖｄａｔａ＋Ｖｏｆｆｓｅｔ）を供給する。 - 特許庁

Thus, a thick film gate oxide film transistor is used for a node coming into contact with an external power source and requiring high breakdown voltage, and a thin film gate oxide film transistor is used for a transistor not coming into contact with the external power source.例文帳に追加

このように外部電源と接触しており高い耐圧が必要なノードに厚膜ゲート酸化膜トランジスタを用い、外部電源に接触していないトランジスタには薄膜ゲート酸化膜トランジスタを用いる。 - 特許庁

A differential input section 10 amplifies a voltage difference between input signals VI1, VI2 given to input terminals 1, 2 and a signal V1 is outputted from a node N1 to an amplifier section 20 and an output section 30.例文帳に追加

入力端子１，２に与えられた入力信号ＶＩ１，ＶＩ２の差の電圧は、差動入力部１０で増幅され、信号Ｖ１がノードＮ１から増幅部２０及び出力部３０に出力される。 - 特許庁

Timing for programming the first or second electric fuse with the different program characteristics is changed, a plurality of voltage levels are realized in the connection node between the electric fuses and the switching elements, and multiple values are realized with a minimum circuit scale.例文帳に追加

プログラム特性が異なる第１あるいは第２の電気ヒューズをプログラムするタイミングを変更し、電気ヒューズとスイッチング素子の接続ノードの電圧レベルを複数実現し、多値を最小の回路規模で実現する。 - 特許庁

The first switch SW2 has first and second conduction terminals which are brought into conduction with each other during ON state, and the first conduction terminal is connected with an output node of the voltage generation circuit 11 via wiring.例文帳に追加

第１のスイッチＳＷ２は、オン状態のときに互いに導通する第１および第２の導通端子を有し、第１の導通端子が電圧生成回路１１の出力ノードと配線を介して接続される。 - 特許庁

A node Na formed by one of electrodes of a fly capacitor Cf is connected to an input voltage source Vin via a switch SW1, and connected to one of electrodes of an output capacitor Co via a switch SW4.例文帳に追加

フライコンデンサＣｆの一方の電極が形成するノードＮａは、スイッチＳＷ１を介して入力電圧源Ｖｉｎと接続し、スイッチＳＷ４を介して出力コンデンサＣｏの一方の電極と接続する。 - 特許庁

Current proportional to (X+Y)2-(X2+Y2), namely, 2XY flows in a resistor 21 connected in parallel with the PMOSs 22 and 23 and an output voltage Z as a multiplication result is outputted to a node N1.例文帳に追加

ＰＭＯＳ２２，２３に並列に接続された抵抗２１には、（Ｘ＋Ｙ）^２−（Ｘ^２＋Ｙ^２）、即ち２ＸＹに比例した電流が流れ、ノードＮ１には、乗算結果の出力電圧Ｚが出力される。 - 特許庁

In order to compensate the performance variation, an output voltage node at or before the unity gain operational amplifier is shifted to a high level as an operation process state is lowered, or as the temperature is increased.例文帳に追加

性能変動を補償するために、ユニティゲイン演算増幅器での出力電圧ノードまたはその前の出力電圧ノードは、動作プロセス状態が遅くなるとともに、または温度の増加とともに、高レベルにシフトする。 - 特許庁

To an operational amplifier, a first reference voltage to be supplied from the outside and a node electric potential between the ninth transistor and the resistance element are input, and the output signal of the operation amplifier is input to the first and seventh transistors.例文帳に追加

オペアンプには、外部から供給される第１のリファレンス電圧と、第９のトランジスタと抵抗素子との間のノードの電位とが入力され、オペアンプの出力信号が、第１、第７のトランジスタに入力される。 - 特許庁

When a DC voltage Vdc is applied from a power source to a signal line 131, the signal line 131 generates a standing wave on the signal line 131 whose length is 3/4 of a wavelength of the signal wave, the standing wave having a starting end connected to the power source as a node and having a terminated end as an antinode.例文帳に追加

信号線１３１は、電源から直流電圧Ｖｄｃが印加されると、電源に接続された始端を節とし、終端を腹とする４分の３波長の定在波を発生させる。 - 特許庁

The transistor 53 becomes conductive and precharges a node N2 up to a supply voltage VDD ("H") when an inverted precharge signal PCB is at "L", and becomes non-conductive when the inverted precharge signal PCB is at "H".例文帳に追加

トランジスタ５３は、反転プリチャージ信号ＰＣＢが”Ｌ”のときに導通状態とされてノードＮ２を電源電圧ＶＤＤ（”Ｈ”）までプリチャージする一方、反転プリチャージ信号ＰＣＢが”Ｈ”のときは非導通状態とされる。 - 特許庁

Since FETs 18, 19 are switched on, a complementary logic circuit 20 performs logic inversion by inputting an inversion signal of a non-inversion differential input voltage Vinp, and outputs the result to a buffer circuit 6 through an intermediate output node Nc.例文帳に追加

ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。 - 特許庁

When an input voltage to a comparator COMP reaches (1/2)×Vcc from Vcc in the beginning with potential deterioration of a node N1, the output level of the comparator COMP is inverted and the output level becomes LOW.例文帳に追加

節点Ｎ１の電位低下に伴って、比較器ＣＯＭＰへの入力電圧が、当初のＶｃｃから（１／２）×Ｖｃｃに到達した場合、比較器ＣＯＭＰの出力レベルが反転し、出力レベルがＬＯＷとなる。 - 特許庁

The charge pump circuit 295 changes a voltage of an output node No connected with the data line DL step by step in response to each of inputs of pulses CP# inputted by the pulse number control circuit 290.例文帳に追加

チャージポンプ回路２９５は、パルス数制御回路２９０によって入力されたパルスＣＰ＃の入力の各々に応答して、データ線ＤＬと接続された出力ノードＮｏの電圧を段階的に変化させる。 - 特許庁

An oscillator 39 outputs voltage having a prescribed frequency to the piezoelectric element 34 so that connecting members 35 and 36 carry out vertical vibration in which the position of the mounting bracket 33 becomes a node and the position of the guide member 31 becomes a velly.例文帳に追加

発振器３９は圧電素子３４に連結部材３５，３６が取付け用ブラケット３３の位置が節になり、案内部材３１の位置が腹になる縦振動を行うように所定周波数の電圧を出力する。 - 特許庁

When a signal to be applied to an input terminal IN changes from a high level to a low level, the potential of the node OUTB at the low level passes through the charging transistor NC, and charging is performed by VDD of low source voltage.例文帳に追加

入力端子ＩＮに印加される信号がハイレベルからロウレベルに変化すると、ロウレベルにある節点ＯＵＴＢの電位は充電トランジスタＮＣを経由して低電源のＶＤＤにより充電される。 - 特許庁

For example, when "H", "L" are outputted respectively to storage nodes N1, N2 from FF1, threshold voltage drops and current drive capability increases in NMOS 13, 14 of which the channel regions are connected to the storage node N1.例文帳に追加

例えばＦＦ１から記憶ノードＮ１，Ｎ２にそれぞれ“Ｈ”，“Ｌ”が出力されている場合、チャネル領域が記憶ノードＮ１に接続されたＮＭＯＳ１３，１４は、閾値電圧が低下して電流駆動能力が増加する。 - 特許庁

A 2nd current mirror 14 is controlled by the constant voltage outputted from the means 10, reflects the 2nd current to generate a 3rd current and outputs it to an output node O.例文帳に追加

第2電流ミラー１４は、前記定電圧供給手段１０から出力される前記定電圧により制御され、前記第2電流を反射させ第3電流を発生して出力ノードＯに出力する。 - 特許庁

A second switch of a floating prevention circuit connects a connection node between the output of the first circuit block and the input of a second circuit block with a first voltage line on receiving inactivation of the switch control signal in the power saving mode.例文帳に追加

フローティング防止回路の第２スイッチは、低電力モード中にスイッチ制御信号の非活性化を受けて、第１回路ブロックの出力と第２回路ブロックの入力との接続ノードを第１電圧線に接続する。 - 特許庁

Furthermore, the source side of MOSgn3 is connected with a third signal voltage, the source side of the MOSgp2 is connected to the drain side of the MOSbp3, and the drain side of the MOSgp2 or MOSbn2 serves as the output node.例文帳に追加

さらに、ＭＯＳｇｎ３のソース側を第３の信号電圧に接続し、ＭＯＳｇｐ２のソース側をＭＯＳｂｐ３のドレイン側に接続し、ＭＯＳｇｐ２又はＭＯＳｂｎ２のドレイン側を出力節点とする。 - 特許庁

The active termination circuit also has a top clamping transistor 332 coupled to a second potential having a top clamping transistor control node arranged for clamping a signal at about a second reference voltage.例文帳に追加

その能動終端回路は、さらに、信号を第２の参照電圧付近にクランプするよう構成された上側クランプトランジスタ制御ノードを有する第２の電位に接続された上側クランプトランジスタ３３２を備える。 - 特許庁

Drain voltages (voltage at a node N1) of transistors Tr3 and Tr5to be supplied to a gate of a transistor Tr11 of the differential pair 21 are supplied to gates of transistors Tr15 and Tr16 being the current source 22.例文帳に追加

差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。 - 特許庁

The memory element has a memory cell (202) electrically-communicating with a node (A), when first voltage is applied to the memory cell, the memory element is operated so as to indicate a binary value concerning data stored in the memory cell during read-out operation.例文帳に追加

メモリ素子は、ノード（Ａ）と電気通信するメモリセル（２０２）を有し、第１の電圧がメモリセルに印加されたとき、読出し動作中にメモリセルに記憶されたデータと関連した２進値を示すように動作する。 - 特許庁