「voltage node」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

Furthermore, a node X of the 1st cell 14 is connected to the output terminal U and a transistor 8 has a control terminal connected to a node X of the 1st cell 14, a 1st conduction terminal connected to an output terminal U, and a 2nd conduction terminal coupled with a 2nd voltage reference GND through a capacitor Cc.例文帳に追加

更に、第１のセル１４のノードＸを出力端子Ｕに接続すると共に、第１のセル１４のノードＸに接続された制御端子と、出力端子Ｕに接続された第１の導電端子と、キャパシタＣｃを通して第２の電圧基準ＧＮＤに連結された第２の導電端子とを有するトランジスタ８を備える。 - 特許庁

The display driver further includes a test circuit 16 that is provided between the gradation data register circuit 14 and the gradation voltage selector circuit 18, the test circuit 16 connecting at least a part of a plurality of bit lines among bit lines provided between both of the circuits through a common node in a test mode, so as to perform failure detection based on a value of current that flows in the common node.例文帳に追加

さらに、階調データレジスタ回路１４と階調電圧セレクタ回路１８との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、この共通ノードを流れる電流値に基づいて故障検出を行うテスト回路１６を備える。 - 特許庁

The shift register includes a plurality of stages of reset/set type flip-flops (RS-FF) 34, and a transistor Tr9 disposed between the output node of the output signal Q of the RS-FF34 and the power source of the L level to be controlled to a conductive stage by an initialization signal RST and fix the voltage level of the output node to an L level.例文帳に追加

複数段のリセット・セット型のフリップフロップ（ＲＳ−ＦＦ）３４を備えるシフトレジスタであって、ＲＳ−ＦＦ３４の出力信号Ｑの出力ノードとＬレベルの電源との間に、初期化信号ＲＳＴによって導通状態に制御され、上記出力ノードの電圧レベルをＬレベルに固定するためのトランジスタＴｒ９を設ける。 - 特許庁

Since an NMOS transistor(TR) Mnb is turned on when a level of an output OUT of an output node 50 of a dynamic logic circuit 100 is at a high level, a reduced voltage VBB smaller than a ground voltage VSS is applied to a back gate of a MOS TR and an NMOS TR Mn1 of an n-logic 10.例文帳に追加

ダイナミックロジック回路１００の出力ノード５０の出力ＯＵＴのレベルがハイレベルのときはＮＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小さい値の降圧電圧ＶＢＢが印加される。 - 特許庁

The drain of the fourth transistor TR 4 is connected to a second high level Vcc 2 higher than the sum of the first high level Vcc 1 and a threshold voltage of the first transistor, the source is connected to the intermediate node B, and the gate is connected to a third high level Vcc 3 higher than the sum of the second high level Vcc 2 and a threshold voltage of the fourth transistor.例文帳に追加

第４トランジスタＴｒ４は、ドレインが第１高電位Ｖｃｃ１と第１トランジスタ閾電圧との和よりも高い第２高電位Ｖｃｃ２側に接続し、ソースが中間ノードＢに接続し、ゲートが第２高電位Ｖｃｃ２と第４トランジスタ閾電圧との和より高い第３高電位Ｖｃｃ３側に接続している。 - 特許庁

A DLY[k] ((k) is 1 to (n)) includes two CMOS inverter circuits for transmitting the differential signals, respectively, with a potential difference between a power supply voltage VDD and a common node CMN[k] as a driving voltage, an NMOS transistor MN3[k] and a capacitor C[k] for regulating and stabilizing a potential of CMN[k].例文帳に追加

ＤＬＹ［ｋ］（ｋ：１〜ｎ）は、電源電圧ＶＤＤと共通ノードＣＭＮ［ｋ］間の電位差を駆動電圧とし、差動信号のそれぞれを伝送する２個のＣＭＯＳインバータ回路と、ＣＭＮ［ｋ］の電位を調整および安定化するＮＭＯＳトランジスタＭＮ３［ｋ］および容量Ｃ［ｋ］を備える。 - 特許庁

A test-use switch 21d is disposed between a differential amplifying circuit 22 and a connection node which connects a capacitor 21b, a switch 21c and an output terminal of an operational amplifier 21a in a C-V converting circuit 21, and a high-voltage generating circuit 23 is provided for applying a high voltage Vpp to an inverting input terminal of the operational amplifier 21a.例文帳に追加

Ｃ−Ｖ変換回路２１におけるオペアンプ２１ａの出力端子とコンデンサ２１ｂやスイッチ２１ｃの接続点と差動増幅回路２２の間に検査用スイッチ２１ｄを備えると共に、オペアンプ２１ａの反転入力端子に高電圧Ｖｐｐを印加するための高電圧発生回路２３を備える。 - 特許庁

The voltage between both the terminal of the resistor (3) is attenuated in high frequency components with a low pass filter, after that connected to inversion and non-inversion terminals of an operation amplifier (Q1), the output of which is connected with the mutual connection node Nin, and a feed back is applied so that both the terminal voltage of the 1st resister becomes zero.例文帳に追加

その両端の電圧をローパスフィルタに通して高周波成分を減衰させた後、演算増幅器（Ｑ１）の反転、非反転入力端子に接続し、該演算増幅器の出力を前記相互接続ノードＮｉｎに接続して、第１の抵抗の両端電圧がゼロになるようにフィードバックをかける。 - 特許庁

A noninverting input terminal of a comparator 13 is connected to the node P, its inverting input terminal is connected to a source of the FET 2, and the comparator 13 outputs an overcurrent detection signal when a voltage input to the inverting input terminal falls below a voltage input to the noninverting input terminal.例文帳に追加

接続点Ｐにコンパレータ１３の非反転入力端子を接続し、反転入力端子をＦＥＴ２のソースに接続して、反転入力端子に入力される電圧が非反転入力端子に入力される電圧より低くなったときコンパレータ１３が過電流検知信号を出力する。 - 特許庁

However, since difference (=Vs-Vp) between the substrate potential Vs and the reference potential Vp is set being almost equal to open voltage Voc of the molecule battery 11 and a potential of the node S is converged surely to the open voltage Voc seeing from plate wiring PL, the S/N ratio during read-out of data can be improved.例文帳に追加

しかし、基板電位Ｖｓと基準電位Ｖｐとの差（＝Ｖｓ−Ｖｐ）が分子電池１１の開放電圧Ｖｏｃとほぼ等しく設定されており、ノードＳの電位は、プレート配線ＰＬから見て必ず開放電圧Ｖｏｃに収束することから、データの読み出し時におけるＳ／Ｎ比を高めることが可能となる。 - 特許庁

A variable current source IS modifies an output current value, according to the voltage of a node N1 produced on the field plate resistance film 20 (field plate resistors R1 and R2) formed along the insulator film 14 from a gate electrode 19 to a drain electrode 17, so as to correct a detection voltage V2 of a sense resistor Rs.例文帳に追加

可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 - 特許庁

The charge pump circuit uses positive boosting voltage 2VDD generated in a node (a) of the initial stage as gate voltage to turn on a MOS transistor which outputs high levels (VDD) of first, third and fourth clock drivers 41, 43, 51 in a positive boosting charge pump circuit 100A.例文帳に追加

本発明のチャージポンプ回路は、プラス昇圧チャージポンプ回路１００Ａにおいて、初段のノードａに生成された正の昇圧電圧２ＶＤＤを用いて、第１、第３及び第４のクロックドライバー４１，４３，５１の高レベル（ＶＤＤ）を出力するＭＯＳトランジスタをオンさせるためのゲート電圧として用いる。 - 特許庁

In the state that a boosting voltage is not formed, the protection circuit is brought into a conduction state and discharges an accumulated charge of a series connection node of the first electrostatic capacitor and the second electrostatic capacitor, and in the state that the boosting voltage is formed, maintains a non-conduction state.例文帳に追加

上記保護回路は、上記昇圧電圧が形成されない状態においては導通状態とされて、上記第１静電容量と上記第２静電容量との直列接続ノードの蓄積電荷を放電し、上記昇圧電圧が形成される状態においては非導通状態を維持する。 - 特許庁

Relating to a high-voltage integrated circuit(HVIC) chip where a resistor 32 is connected between a substrate of the chip and a ground, the resistor 32 limits the current flowing a diode 31 when the specific diode 31 of the chip is made conductive by a negative transient phenomenon at the output node, for significantly improved process for negative voltage spike.例文帳に追加

チップの基板と接地の間に抵抗器３２が接続された高電圧集積回路（ＨＶＩＣ）チップで、抵抗器３２は、出力ノードでの負の過渡現象によってチップの固有ダイオード３１が導通したときに、このダイオード３１を流れる電流を制限することによって、負電圧スパイクの処理が大幅に改善される。 - 特許庁

The potential of the node pd of the photodiode 1 is brought to the transition region of the comparator 2 by providing the horizontal control line 6 with potential Φramp to be second control voltage by the variable voltage generation circuit 7 from time t5 to time t7 in a signal reading period T1 next to the signal electrode accumulation period T2.例文帳に追加

一方、この信号電荷蓄積期間Ｔ２の次の信号読み出し期間Ｔ１において、時刻ｔ５から時刻ｔ７に亘って、可変電圧発生回路７１は水平制御線６に第２の制御電圧となる電位Φｒａｍｐを与えて、フォトダイオード１のノードｐｄの電位をコンパレータ２の遷移領域に持ってくる。 - 特許庁

Even when generation of the clock is permitted, when pulse width of the write signal WRX is shorter than the prescribed pulse width, a current of a current value in which boosting voltage VPP does not reach the write voltage of the nonvolatile memory device flows from an output node NQ to a VSS side.例文帳に追加

リミッタ回路６０は、クロック生成が許可された場合にも、書き込み信号ＷＲＸのパルス幅が所与のパルス幅よりも短い場合は、不揮発性メモリ装置の書き込み電圧に昇圧電圧ＶＰＰが達しないようにする電流値の電流を、出力ノードＮＱからＶＳＳ側に流す。 - 特許庁

The DC-DC converter is provided with a local feedback control precircuit 12 between a voltage input terminal IN and one terminal of a choke coil 10 or a node N_X, and provided with an output feedback control step-up circuit 14 between the other terminal of the choke coil 10 and a voltage output terminal OUT.例文帳に追加

このＤＣ−ＤＣコンバータは、電圧入力端子ＩＮとチョークコイル１０の一方の端子またはノードＮ_Xとの間に局所フィードバック制御型の前置回路１２を設け、チョークコイル１０の他方の端子と電圧出力端子ＯＵＴとの間に出力フィードバック制御型の昇圧回路１４とを設ける。 - 特許庁

Since a DC current I1 flowing between a collector and an emitter of a transistor Q1 is modulated by a low frequency signal, a voltage modulated by the low frequency signal, that is, a DC voltage varied with an oscillation signal from a low frequency oscillation circuit 3 is generated at a node W4 of a clock oscillation circuit 2.例文帳に追加

トランジスタＱ１のコレクタとエミッタとの間に流れる直流電流Ｉ１が低周波信号で変調されているため、クロック発振回路２ではノードＷ４に低周波信号で変調された電圧、つまり、低周波発振回路３の発振信号に応じて変化する直流電圧が発生する。 - 特許庁

For example, in a charge pump circuit CP within the PLL circuit, three stages of PMOS transistors Tp80-Tp82 connected in series are provided between a power supply voltage Vdd and an output node OUT, and three stages of NMOS transistors Tn82-Tn80 connected in series are provided between a ground voltage Vss and the OUT.例文帳に追加

例えば、ＰＬＬ回路内のチャージポンプ回路ＣＰにおいて、電源電圧Ｖｄｄと出力ノードＯＵＴの間に直列３段接続のＰＭＯＳトランジスタＴｐ８０〜Ｔｐ８２を設け、接地電圧ＶｓｓとＯＵＴの間に直列３段接続のＮＭＯＳトランジスタＴｎ８２〜Ｔｐ８０を設ける。 - 特許庁

In a current input type light emitting device, a current equivalent to a video signal is converted to a voltage by causing the current to flow to two nodes out of four nodes which a multi-terminal transistor has, and two nodes other than the two node are short-circuited to convert the voltage to a current again, and the current is supplied to the light emitting element.例文帳に追加

本発明の電流入力型発光装置は、ビデオ信号に相当する電流をマルチ端子トランジスタが有する４つのノードのうちの２つのノード間に流すことで電圧に変換し、次に前記２つのノードと異なる２つのノードを短絡させて、該電圧を再び電流に変換し、発光素子に供給する。 - 特許庁

System data 111 of a power system and data 112 and 113 defining each load of the system, quantity of power generation, or probability distribution of variation in feed out voltage are taken in from a file 11, stochastic power flow computation is performed, and probability distribution of the voltage at each node or probability distribution of the current in each line is determined.例文帳に追加

ファイル１１から電力系統の系統データ１１１、系統の各負荷又は発電量、送り出し電圧の変動の確率分布を定義するデータ１１２、１１３を取込み、確率的潮流計算を行い、各ノードの電圧の確率分布又は各線路の電流の確率分布を求める。 - 特許庁

The total power consumption for the circuit can be reduced because the active elements are inserted between plural output nodes of which required voltage balance are predetermined, and by controlling the conductance of the elements, the required reference voltage is supplied to each node.例文帳に追加

要求される電圧の高低関係があらかじめ決まっている複数の出力ノード間にアクティブ素子を挿入し、これらの素子のコンダクタンスを制御することによって、各ノードに必要な基準電圧を供給するように構成されているので、回路全体の消費電力を低減することができる。 - 特許庁

When the input voltage VIN drops by a certain value or over, a reset circuit 44 resets a node n11 to a grounding potential, in case that a clock CLK1 changes from H level to L level, thereby preventing a NMOS transistor 21 from being turned on.例文帳に追加

入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。 - 特許庁

Therefore, during said period of time, a gate voltage of the access transistor MAB becomes low and a value of current flowing to the access transistor MAB also becomes small in comparison with conventional cases, so that the increase in the potential of the memory node NB is reduced.例文帳に追加

従って、この期間においては、従来の場合に比べて、アクセストランジスタＭＡＢのゲート電圧は低くなりアクセストランジスタＭＡＢに流れる電流値も小さくなるので、記憶ノードＮＢの電位の上昇は小さくなる。 - 特許庁

A control signal FX supplied from the regulator 21 of the reference voltage generation circuit 20 is supplied to the gate electrode of a transistor T20 of the pre-charge circuit 16, and this transistor T20 prevents over pre-charge to a sense node N1.例文帳に追加

基準電圧発生回路２０のレギュレータ２１から供給される制御信号ＦＸがプリチャージ回路１６のトランジスタＴ２０のゲート電極に供給され、このトランジスタＴ２０はセンスノードＮ１へのオーバープリチャージを防止する。 - 特許庁

Thereby, even if power voltage VTG on a user board 2 side is turned on, a data signal DAT outputted from the user board 2 is cut off by the analog switch 30, and does not creep into the power node NP through a diode 16.例文帳に追加

これにより、ユーザボード２側の電源電圧ＶＴＧが投入されていても、このユーザボード２から出力されるデータ信号ＤＡＴはアナログスイッチ３０で遮断され、ダイオード１６を介して電源ノードＮＰに回り込むことがない。 - 特許庁

When a control circuit charges and discharges bit lines through the virtual power source node, the circuit charges and discharges bit lines by controlling gate voltage of the PMOS and the NMOS transistors to restrict a generated peak current.例文帳に追加

制御回路は、仮想電源ノードを通じてビットラインをチャージしたり、ディスチャージたりする時、発生するピーク電流を制限するために、ＰＭＯＳ及びＮＭＯＳトランジスタのゲート電圧を制御してビットラインをチャージしたり、ディスチャージしたりする。 - 特許庁

The digital compensation circuit 201 dynamically controls the gain so as to secure the optimum phase margin, by applying a load to the oscillation node of the voltage controlled oscillator 104 with respect to a phase lead and decreasing the load with respect to a phase delay.例文帳に追加

デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。 - 特許庁

A normal operating voltage Vop is outputted from a first power supply VDD1 to the node Nvs, an output terminal RC goes to a high level, because the insulation of the transistor 5 is destroyed and the logical value 1 is stored in a non-volatile way.例文帳に追加

節点Ｎｖｓには第２の電源ＶＤＤ１から通常動作電圧Ｖｏｐが出力され、トランジスタ５が絶縁破壊されているので出力端子ＲＣがハイレベルになり、不揮発的に論理値１が記憶される。 - 特許庁

Since a power supply voltage given from an internal node N1 of an output section 20A drives inverters 41, 43 of a drive section 40, a leading of output signals SEL, NSEL of the inverters 41, 43 is delayed more than a trailing of them.例文帳に追加

駆動部４０のインバータ４１，４３は、出力部２０Ａの内部ノードＮ１から与えられる電源電圧で駆動されので、これらのインバータ４１，４３の出力信号ＳＥＬ，ＮＳＥＬの立上がりは、立下がりに比べて遅延する。 - 特許庁

In accordance with one of the embodiments of the present application, a sense amplifier circuit includes a bit line, a sense amplifier output, a power supply node having a power supply voltage, a keeper circuit including an NMOS transistor, and a noise threshold control circuit.例文帳に追加

本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。 - 特許庁

A first reference voltage supplied from the outside and a potential of a node between the ninth transistor and the tenth transistor are inputted to an operational amplifier, and an output signal of the operational amplifier is inputted to the first and seventh transistors.例文帳に追加

オペアンプには、外部から供給される第１のリファレンス電圧と、第９のトランジスタと第１０のトランジスタとの間のノードの電位とが入力され、オペアンプの出力信号が、第１、第７のトランジスタに入力される。 - 特許庁

In one embodiment, the active termination circuit has a bottom clamping transistor 320 coupled to a first potential having a bottom clamp transistor control node arranged for clamping a signal at about a first reference voltage.例文帳に追加

一実施形態では、その能動終端回路は、信号を第１の参照電圧付近にクランプするよう構成された下側クランプトランジスタ制御ノードを有する第１の電位に接続された下側クランプトランジスタ３２０を備える。 - 特許庁

The displacement detection section 14 detects output inversion start timing and displacement completion timing in the hysteresis circuit 10 in accordance with a voltage V_B of the node N_B and controls the activation/deactivation of an inverter 50 on a signal transmission line.例文帳に追加

変位検出部１４は、ノードＮ_Bの電圧Ｖ_Bに応じてヒステリシス回路１０内の出力反転動作開始のタイミングおよび変位完了タイミングを検出し、信号伝送路上のインバータ５０の活性化／非活性化を制御する。 - 特許庁

When threshold voltages VTN1, VTP1 of N1 and P1 are set to 1V and gate voltages VGN1, VGP1 are set to 4V and 0V, respectively, the voltage to be given to a node A is limited within a range of -1V to 3V.例文帳に追加

Ｎ１およびＰ１の各閾値電圧ＶＴＮ１、ＶＴＰ１をそれぞれ１Ｖ、各ゲート電圧ＶＧＮ１、ＶＧＰ１をそれぞれ４Ｖ、０Ｖに設定すると、ノードＡに与えられる電圧は、−１Ｖ〜３Ｖの範囲に制限される。 - 特許庁

In a read test mode, the precharge circuit 20 supplies a power supply voltage VDD to one of node pairs ND11 and ND12, which holds at least low-level data, between writing and reading the data to and from the memory cell 10.例文帳に追加

リードテストモード時、プリチャージ回路２０は、メモリセル１０へのデータの書き込みと読み出しの間において、ノード対ＮＤ１１、ＮＤ１２のうち、少なくともローレベルのデータを保持するノードに対し、電源電圧ＶＤＤを供給する。 - 特許庁

The detection part receives input data in response to a clock signal and when the logic value of input data before the received input data is a first level continuously, the first control signal is generated to control the voltage level of the output node.例文帳に追加

検出部は、クロック信号に応答して入力データを受けて、その入力データの以前の入力データの論理値が連続的に第１レベルである場合、第１制御信号を発生して出力ノードの電圧レベルを制御する。 - 特許庁

A measuring device comprises a capacitor storing voltage measured at a node 30.例文帳に追加

電磁界を生成する端末（１′）であって、電磁界の中に入った少なくとも１つのトランスポンダと協力するように適合され、トランスポンダから端末への送信を一切必要とせずに端末からトランスポンダまでの距離を決定する手段を含む端末。 - 特許庁

The drive circuit 5A differentially switches the resistor generating the drive voltage Vbias and the pull-up resistor compensating the power supply node Nd potential falling depending on the cell current, by using the first and second resistors R1, R2.例文帳に追加

駆動回路５Ａは、駆動電圧Ｖbiasが発生する電圧発生抵抗と、セル電流に応じて低下する給電ノードＮｄの電位を補償するプルアップ抵抗とを、第１抵抗Ｒ１と第２抵抗Ｒ２で差動的に切り替える。 - 特許庁

A plurality of boost units are connected in series, an MOS transistor QN1 is connected between one end thereof and a VPP node and the gate of an MOS transistor QN6 for transferring boost voltage is connected with the other end thereof.例文帳に追加

複数の昇圧ユニット（星印で示す）が直列接続され、その一端とＶＰＰノードの間には、ＭＯＳトランジスタＱＮ１が接続され、その他端には、昇圧電圧転送用のＭＯＳトランジスタＱＮ６のゲートが接続される。 - 特許庁

A starter circuit has a resistive element, a shutoff switch, and a capacitor disposed in series between a supply voltage line and a ground line, and outputs the initialization signal from a first connection node connecting the resistive element and the shutoff switch.例文帳に追加

スタータ回路は、電源電圧線と接地線の間に直列に配置された抵抗素子、遮断スイッチおよびキャパシタを有し、抵抗素子と遮断スイッチとを接続する第１接続ノードから初期化信号を出力する。 - 特許庁

At least one output terminal is provided at an output side for connecting an electronic circuit to be protected to a protective circuit, and the output terminal is connected to a circuit node situated between two voltage-limiting circuit components.例文帳に追加

保護すべき電子回路を保護回路に接続するための出力側に少なくとも１つの出力端子が設けられており、出力端子は２つの電圧制限型の回路コンポーネントの間にある回路ノードと接続されている。 - 特許庁

A status estimation calculating means 141 calculates status estimation for calculating the current and voltage of the distribution system at each node by using the measurement/set value data based on the distribution system data stored in a data storage means 12.例文帳に追加

状態推定計算手段１４１は、データ記憶手段１２に保存された配電系統データに基づき、計測／設定値データを用いて、配電系統上の各ノードの電流と電圧を算出する状態推定計算を行う。 - 特許庁

The transmission node monitors the state of the FlexRay bus for the idle period after the transmission of the frame A in the slot (n) and detects a change in the DC voltage level to recognize the result of the reception diagnosis of the frame A.例文帳に追加

送信ノードは、スロット（ｎ）のフレームＡ送信後のアイドル期間におけるＦｌｅｘＲａｙバスの状態を監視して、直流電圧レベルの変化を検出することによりフレームＡにうちての受信診断の結果を認識する。 - 特許庁

The initialization circuit forcibly inactivates the power cut enable signal and generates a voltage of a peripheral power supply, and initializes an internal node of the level conversion circuit according to the output signal of a control circuit (904).例文帳に追加

電源投入時、この初期化回路により、強制的にパワーカットイネーブル信号を非活性化して、周辺電源電圧を生成し、制御回路（９０４）の出力信号に従ってレベル変換回路の内部ノードを初期設定する。 - 特許庁