「voltage node」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

Since the node N1 is also connected to a ground line VSS via an NMOS TR T2, the node N1 is changed from high level to low level, without a delay by selecting a small resistance to a resistor R1 because the NMOS TR T2 is conductive, when the poser supply voltage reaches a prescribed voltage.例文帳に追加

ノードＮ１はＮＭＯＳトランジスタＴ２を介してアースラインＶＳＳにも接続されているので、電源電圧が所定値以上になるとＮＭＯＳトランジスタＴ２がＯＮするため、抵抗Ｒ１の値を小さく設定することにより、ノードＮ１を遅延することなくＨｉｇｈからＬｏｗへと変化させる。 - 特許庁

A power supply boost circuit has: an output node configured to be coupled to a load and a power source; an output voltage for supplying; a feed forward loop configured to be coupled to the load and the power source; and a feedback loop including a voltage limiter coupled to the feed forward loop and the output node.例文帳に追加

電源ブースト回路は、負荷と電源とに接続するように構成された出力ノードと、供給のための出力電圧と、負荷と電源とに結合するように構成されたフィード・フォーワード・ループと、該フィード・フォーワード・ループと出力ノードとに結合される電圧リミッタを備えたフィードバック・ループとを有する。 - 特許庁

The flip-flop for detecting a fluctuation in a power supply voltage to perform resetting is provided with a state holding node 2 for storing a high or low level and a reset signal formation circuit 1 for forming a reset signal for resetting a storage state of the state holding node 2 by detecting a fluctuation in the power supply voltage exceeding a prescribed value.例文帳に追加

電源電圧の変動を検出してリセットを行うフリップフロップにおいて、ハイ又はローレベルを記憶する状態保持ノード２と、所定値を越える電源電圧の変動を検出することで、状態保持ノード２の記憶状態をリセットするリセット信号を形成するリセット信号形成回路１とを備える。 - 特許庁

In a state that the voltage V1 of the node N1 is set to driving voltage, the current output part 41a outputs a data current Idata obtained by combining currents made to flow into the channels of respective driving elements DR.例文帳に追加

電流出力部４１ａは、ノードの電圧Ｎ1が駆動電圧に設定されている状態において、駆動素子ＤＲのそれぞれのチャネルを流れる電流を合流させたデータ電流Ｉdataを出力する。 - 特許庁

A buffer circuit is provided so that an idling current is supplied to an output node of the current detection transistor, and that an output voltage of the power transistor and an output voltage of the current detection transistor become a virtual same potential.例文帳に追加

その電流検出トランジスタの出力ノードにアイドリング電流を供給し、且つパワートランジスタの出力電圧と電流検出トランジスタの出力電圧が仮想同電位となるようにバッファ回路を設ける。 - 特許庁

The method generally includes steps of (1) applying an operating voltage to a ring oscillator comprising a plurality of stages; and (2) applying a control voltage to a variable capacitor coupled to a node between at least two of those stages.例文帳に追加

方法は一般的に(1)複数の段を含むリング発振器に動作電圧を印加するステップ、および(2) これらの少なくとも２段の間のノードに連結された可変コンデンサに制御電圧を印加するステップを含む。 - 特許庁

As the potential elevation (Vel') of the first node 750 is suppressed by a parasitic capacitance or the like of a drive transistor, a signal voltage (Vgs2) decreases more than a signal voltage (Vgs1) in a period TP5.例文帳に追加

この第１ノード７５０の電位上昇（Ｖｅｌ'）は駆動トランジスタの寄生容量などにより抑制されることから、信号電圧（Ｖｇｓ２）は期間ＴＰ５における信号電圧（Ｖｇｓ１）よりも低下する。 - 特許庁

The read circuit decides data logic stored in the memory cell, based on the read voltage of the read node which varies with a current, flowing in the variable resistance element and the negative resistor circuit, according to the initial voltage.例文帳に追加

読み出し回路は、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する。 - 特許庁

First and second series-connected transistors (8 and 10) are provided for selectively isolating the charge storage node from a first voltage input (9, SL) for supplying a data voltage.例文帳に追加

電荷蓄積ノードを、データ電圧を供給するための第１の電圧入力部（９・ＳＬ）から選択的に絶縁するために、直列接続された第１のトランジスタ（８）および第２のトランジスタ（１０）が設けられている。 - 特許庁

When a clock signal CK is 'L', an input changeover switch 2 is switched to an input voltage Vi side and PMOSs 6 and 7 are also turned on to set the electric potential of an internal node NA in a threshold voltage Vt of an inverter 4.例文帳に追加

クロック信号ＣＫが“Ｌ”のとき、入力切替スイッチ２は入力電圧Ｖｉ側に切り替えられると共に、ＰＭＯＳ６，７がオンとなって内部ノードＮＡの電位は、インバータ４の閾値電圧Ｖｔにセットされる。 - 特許庁

A buck switching regulator formed on an integrated circuit (IC) receives an input voltage and provides a switching output voltage on a switch output node using a constant on-time, variable off-time feedback control loop.例文帳に追加

集積回路（ＩＣ）の形に構成したバックスイッチング型電圧調整器は入力電圧を受けて、一定オン時間・可変オフ時間饋還制御ループを用いてスイッチ出力ノードにスイッチング出力電圧を生ずる。 - 特許庁

A comparator 14 receives the second voltage V2 via one input terminal (non-inverting input terminal), and the voltage V3 at a connection node between the resistor R1 and the constant current source 12 via the other input terminal (inverting input terminal).例文帳に追加

コンパレータ１４は、一方の入力端子（非反転入力端子）に第２電圧Ｖ２を、他方の入力端子（反転入力端子）に抵抗Ｒ１と定電流源１２の接続点の電圧Ｖ３を受ける。 - 特許庁

To suppress voltage drop of an input node N11 of a differential amplifier 51, and suppress influence of excessive luminous energy when the excessive luminous energy enters in a light reception element PD in a current-voltage conversion circuit.例文帳に追加

電流電圧変換回路において受光素子ＰＤに過光量の入射があった場合において、差動増幅器５１の入力ノードＮ１１の電圧低下を抑え、過光量による影響を抑制する。 - 特許庁

The second bias circuit has a comparator supplying a control signal to the gate of the second FET so that a bias voltage at a connection node between the first and second FETs is equalized to the output voltage of the first bias circuit.例文帳に追加

第２バイアス回路は、第１及び第２ＦＥＴの接続ノードにおけるバイアス電圧と、第１バイアス回路の出力電圧とが等しくなるように、第２ＦＥＴのゲートに制御信号を与える比較装置を有する。 - 特許庁

The management computer 10 performs optimal calculation for determining the use frequency of each high-end node HEi in such a manner as to optimize the communication speed in the high-voltage power line 2 between the high-end nodes HEi which constitute the high-voltage network 3.例文帳に追加

管理コンピュータ１０は、高圧ネットワーク３を構成するハイエンドノードＨＥi間の高圧電力線２の通信速度が最適となるように、その各ノードノードＨＥiの使用周波数を定める最適計算を行う。 - 特許庁

The voltage-independent capacitance device 50 can use a voltage-independent capacitor, an electrode-electrode capacitor, or a common source amplifier and should have a capacitance larger than the capacitance of the sensing node.例文帳に追加

電圧非依存の静電容量素子５０は、電圧に独立なコンデンサ、対向電極コンデンサ、または共通ソース増幅器が使用でき、センシングノードの静電容量よりも大きな静電容量を持たなくてはならない。 - 特許庁

In a memory cell of a writing target, a source line is precharged to a predetermined voltage level, and in a state in which a drain line is combined with a grounding node (step SP 1), threshold level verify voltage is supplied to a word line (step SP 2).例文帳に追加

書込対象のメモリセルにおいて、ソース線を所定電圧レベルにプリチャージし、ドレイン線を接地ノードに結合した状態で（ステップＳＰ１）、ワード線に、しきい値ベリファイ電圧を供給する（ステップＳＰ２）。 - 特許庁

A bias voltage, generated at bias circuits (Q13, Q14) connected between the node N1 and the node N2, becomes low, and idling current Iid1 of the output stage transistors (Q1, Q2) is reduced by making the idling current Iid2 small.例文帳に追加

アイドリング電流Ｉｉｄ２を小さくすることで、ノードＮ１とノードＮ２との間に接続されるバイアス回路（Ｑ１３，Ｑ１４）で発生するバイアス電圧を小さくし、出力段トランジスタ（Ｑ１，Ｑ２）のアイドリング電流Ｉｉｄ１を減らすことができる。 - 特許庁

To provide a communication system and the like wherein another node on a common bus can specify whether the reason why a normal signal can not be received from a node is reduction in power supply voltage or any failure.例文帳に追加

本発明は、ノードから正常な信号を受信できない原因が電源電圧の低下によるものなのか故障によるものなのかについて、共通バス上の他のノードが特定することができる、通信システム等の提供を目的とする。 - 特許庁

However, since the node B and the power source of positive voltage Vdd are connected via a transistor T20, the potential Vb of the node B is stabilized at a High side, erroneous operation by noise superposed on a clock signal ck is prevented when a power is supplied.例文帳に追加

しかし、ノードＢと正の電圧Ｖddの電源とがトランジスタＴ２０を介してに接続されるため、ノードＢの電位Ｖｂは、Ｈｉｇｈ側で安定し、電源投入時、クロック信号ｃｋに重畳したノイズによる誤動作は防止される。 - 特許庁

The signal amplifier circuit comprises a current comparing section 120 generating voltage in accordance with difference between a reference current and a memory cell current in a node Ns, and an output level setting section 160 generating an output signal DOUT in a node No.例文帳に追加

本発明に従う信号増幅回路は、基準電流とメモリセル電流との差に応じた電圧をノードＮｓに生成する電流比較部１２０と、ノードＮｏに出力信号ＤＯＵＴを生成する出力レベル設定部１６０とを含む。 - 特許庁

The intermediate stage circuit 200 includes floating constant current sources MP22 and MN22 connected to a node N1, a transistor MP23 in which a bias voltage is supplied to a gate, and a constant current source MP21 connected to the node N1 through the transistor MP23.例文帳に追加

中間段回路２００は、ノードＮ１に接続される浮遊定電流源ＭＰ２２及びＭＮ２２と、バイアス電圧がゲートに供給されるトランジスタＭＰ２３と、トランジスタＭＰ２３を介してノードＮ１に接続される定電流源ＭＰ２１とを備える。 - 特許庁

A first common node N11 is connected to a first set line SET1 to which read-out voltage is applied, a second common node N12 is connected to a first set line SET1 and a gate electrode of a first read-out transistor Q16.例文帳に追加

第１の共通ノードＮ１１は、読み出し電圧が印加される第１のセット線ＳＥＴ１に接続され、第２の共通ノードＮ１２は、第１のリセット線ＲＳＴ１及び第１の読み出しトランジスタＱ１６のゲート電極に接続されている。 - 特許庁

This invention provides the complementary metal oxide semiconductor active pixel sensor device that has a photodetector, a sensing node electrically connected to the photodetector, an output section connected to the photodetector, and a voltage-independent capacitance device 50 connected between the sensing node and the output.例文帳に追加

ＣＭＯＳ能動ピクセルセンサ素子で、光検出器、光検出器に電気的に接続されたセンシングノード、光検出器に接続された出力部、センシングノードと出力間に接続された電圧非依存の静電容量素子５０を備える。 - 特許庁

As the transfer gate 213 is turned-on responding to a test signal at the time of the device evaluation test, a potential of an output node B1 in an output stage 700 is controlled by applying voltage to the reference node A2 through the pad 401 by a test driver.例文帳に追加

デバイス評価テスト時はテスト信号に応答してトランスファゲート２１３がオンとなるため、パッド４０１を介してテスタドライバで基準ノードＡ２に電圧を印加することで、出力段７００内の出力ノードＢ１の電位を制御する。 - 特許庁

A differential current between a current I13 and a current I13' is changed in accordance with an input signal S1, a differential current between a current I11 and a current I12 is changed in accordance with the above change, and a differential voltage v13 between a node N1 and a node N2 is changed.例文帳に追加

入力信号Ｓ１に応じて電流Ｉ１３と電流Ｉ１３’の差動電流が変化し、これに応じて電流Ｉ１１と電流Ｉ１２との差動電流も変化して、ノードＮ１−ノードＮ２間の差動電圧ｖ１３が変化する。 - 特許庁

When a drive command signal changes from an H level to an L level, transistors Q18, Q17 are turned on and a voltage Vn2 at a node n2 having increased up to a boosting voltage Vcp is decreased to a Zener voltage Vz of a Zener diode D11 by using a level VL of a load terminal 20 as a reference level.例文帳に追加

駆動指令信号ＳａがＨからＬに変化すると、トランジスタＱ１８、Ｑ１７がオンとなり、昇圧電圧Ｖcpにまで上昇していたノードｎ２の電圧Ｖn2は、負荷端子２０の電位ＶL を基準電位としてツェナーダイオードＤ１１のツェナー電圧Ｖｚにまで低下する。 - 特許庁

The half bridge circuit composed of a first transistor M1 and a second transistor M2 is driven so that the midpoint voltage undergoes transition from a low voltage value to a high voltage value and vice versa and is adapted to form a low impedance node for current signals Isink, Isource circulating in a capacitor.例文帳に追加

第１トランジスタＭ１及び第２トランジスタＭ２からなるハーフブリッジ回路は、中点電圧が低電圧値から高電圧値へ及びその逆への遷移を経験するように駆動され、コンデンサ内を流れる電流信号Ｉｓｉｎｋ，Ｉｓｏｕｒｃｅに対して低インピーダンスノードを形成すべく適合されている。 - 特許庁

The gradation voltage generating circuit 4A includes a gradation resistor group, having a plurality of resistors R connected in series through a node N and a voltage follower 43, having an output terminal connected to one end of the gradation resistor group and supplying a reference supply voltage to the gradation resistor group.例文帳に追加

本発明による階調電圧発生回路４Ａは、ノードＮを介して直列接続された複数の抵抗Ｒを備える階調抵抗群と、出力端が階調抵抗群の一端に接続され、階調抵抗群に基準供給電圧を供給する電圧フォロワ４３とを具備する。 - 特許庁

The semiconductor integrated circuit device comprises a hybrid circuit of an analog circuit and a digital circuit, and a built-in regulator circuit to stabilize a prescribed power supply voltage to be input and to supply the voltage as the power supply voltage to the analog circuit from the output node to the analog circuit.例文帳に追加

本発明に係る半導体集積回路装置は、ディジタル回路とともに混載されたアナログ回路と、入力される所定の電源電圧を安定化し、アナログ回路用電源電圧として出力ノードから上記アナログ回路に供給する内蔵されたレギュレータ回路とを備えているものである。 - 特許庁

When the threshold of the NMOS transistor 23 becomes high due to the PTV variation, the threshold of an NMOS transistor 37 becomes high as well, the capacity of the NMOS transistor 37 declines as well, the reference voltage VREF1 declines, the voltage of the node 26 declines, and an L side output voltage VOL declines.例文帳に追加

ＰＴＶばらつきによりＮＭＯＳトランジスタ２３のしきい値が高くなると、ＮＭＯＳトランジスタ３７のしきい値も高くなり、ＮＭＯＳトランジスタ３７の能力も下がり、基準電圧ＶＲＥＦ１が低下し、ノード２６の電圧が低下し、Ｌ側出力電圧ＶＯＬが低下する。 - 特許庁

A control signal applied to the voltage-controlled oscillator VCO is changed by giving a fluctuation modulated signal, whose frequency is lower than that of a clock signal outputted from the voltage controlled oscillator VCO, to a node A so as cause a clock signal outputted by the voltage controlled oscillator VCO to fluctuate.例文帳に追加

ノードＡから、電圧制御発振器ＶＣＯから出力されるクロック信号より周波数が低い揺動変調信号を入力することで、電圧制御発振器ＶＣＯに対する制御信号を変化させ、電圧制御発振器ＶＣＯが出力するクロック信号を揺動させる。 - 特許庁

A voltage (potential of node RG) to be supplied to the MOS transistor 3 is made to be a value smaller than a power source voltage, thereby delaying a timing of turning on the MOS transistor 3 compared to a timing when the power source voltage Vcc reaches the threshold of the MOS transistor 3.例文帳に追加

充電用のＰチャネルＭＯＳトランジスタ３に供給する電圧（ノードＲＧの電位）を電源電圧より小さい値にすることによって、ＰチャネルＭＯＳトランジスタ３のオンするタイミングを電源電圧ＶｃｃがＰチャネルＭＯＳトランジスタ３の閾値に達するよりも遅くする。 - 特許庁

Between at least one of a second output current source circuit 126 linked to a positive voltage feeding part 150 and the first resistor 136, and the second resistor 138, a second voltage reference output node N5 is disposed for generating a second reference voltage Vref2.例文帳に追加

正の電圧供給部１５０に連結された第２の出力電流源回路１２６及び第１の抵抗器１３６の少なくとも１つと、第２の抵抗器１３８との間に、第２の基準電圧Ｖｒｅｆ２を生成する第２の電圧基準出力ノードＮ５が配置される。 - 特許庁

By using the solid-state imaging device, potential of a node pd of a photodiode 1 is excluded from a transition region W of a comparator 2 by impressing voltage ΔV1 to a horizontal control line 6 as first control voltage by a variable voltage generation circuit 71 for a signal accumulation period T2.例文帳に追加

この固体撮像素子によれば、信号蓄積期間Ｔ２において、可変電圧発生回路７１が水平制御線６に第１の制御電圧として電圧ΔＶ１を印加することによって、フォトダイオード１のノードｐｄの電位をコンパレータ２の遷移領域Ｗから外す。 - 特許庁

A voltage of the emitter of the TR Q4 and the node ND1 is kept to a prescribed level at all times independently of a power supply voltage Vcc by supplying a conversely proportional to a resistance of the resistive element of a collector of the TR Q4 and then an output signal free from dependence of the power supply voltage Vcc is obtained.例文帳に追加

トランジスタＱ４のコレクタに抵抗素子の抵抗値に反比例する電流を供給することにより、トランジスタＱ４のエミッタおよびノードＮＤ１の電圧は電源電圧Ｖ_CCに依存せず常に一定のレベルに保持され、電源電圧Ｖ_CC依存性のない出力信号が得られる。 - 特許庁

When the node A is at an H-level, it is in a second recording state, erase pulses are applied to the transistor 34, a threshold voltage is made low, the reference voltage Vrefsa is set at a first reference voltage Vrefsa 1, and, in addition, the erasing operation of a memory cell array is performed.例文帳に追加

そして、第２の記録状態に遷移する時は、第２の基準電圧を利用することにより、第１の記録状態にあった全てのセルトランジスタが、第２の基準電圧より低い閾値電圧となり、実質的に第２の基準電圧に対して消去動作が行われたことになる。 - 特許庁

A boosting circuit 2 raises a supply voltage +B given to a node N1, and the raised voltage is not only dropped and adjusted by a voltage adjustment circuit 4 with respect to DC but also applied to a gate electrode of a n-channel MOS transistor Tr1 through a low pass filter circuit LPF.例文帳に追加

昇圧回路２が、ノードＮ１に与えられる電源電圧＋Ｂを昇圧して電圧調整回路４により直流的に降圧調整されると共にローパスフィルタ回路ＬＰＦを通じてｎチャネル型のＭＯＳトランジスタＴｒ１のゲート電極に電圧が印加される。 - 特許庁

The semiconductor memory device is provided with a sensing unit including first cross-coupled MOS transistors to sense and amplify difference between voltage applied to a first node and that to a second node, and a unit cell latching data by using second cross-coupled MOS transistor and providing a first signal and a second signal corresponding to the latched data to the first node and the second node.例文帳に追加

本発明の半導体メモリ装置は、第１のクロスカップルされたＭＯＳトランジスタを備え、第１のノード及び第２のノードに印加される電圧の差を検出して増幅するセンシング部と、第２のクロスカップルされたＭＯＳトランジスタを用いてデータをラッチし、ラッチされたデータに対応する第１の信号及び第２の信号を前記第１のノード及び第２のノードに提供する単位セルとを備える。 - 特許庁

In the input buffer circuit 21, the threshold value changing circuit is activated at the time of a test mode, current quantity of the N channel MOS transistor 215 is increased, voltage of a node N1 is increased, and the reference voltage VREF is changed equivalently.例文帳に追加

入力バッファ回路２１は、テストモード時閾値変更回路が活性化され、ＮチャネルＭＯＳトランジスタ２１５の電流量を増加させてノードＮ１の電圧を増加させ、基準電圧ＶＲＥＦを等価的に変化させる。 - 特許庁

Moreover, the card includes a fuse check circuit 104 which gives a voltage different from the first supply voltage supplied from the force terminal 105, to a node 119 on the signal line between the probe needle 101 and one end of the fuse 102.例文帳に追加

さらに、プローブ針１０１とヒューズ１０２の一端との間の信号線上のノード１１９にフォース端子１０５から供給される第１の電源電圧と異なる電圧を与えるヒューズチェック回路１０４と、を備える。 - 特許庁

To perform on-line execution by preparing optimum operational procedures of a switching device and a voltage regulation apparatus so that both of the current and voltage of a distribution system at each node may fall within a proper range, and attain optimum operation of the distribution system.例文帳に追加

配電系統の各ノードの電流・電圧が共に適正範囲内となるような開閉器および電圧調整機器の最適な操作手順を作成してオンラインで実行可能とし、配電系統の最適な運用を可能にする。 - 特許庁

Since inverters 13 to 15 operable by the power supply voltage VD are connected to the node NX, a reset signal POR output from the inverter 15 becomes "H" when the level VX decreases down to a half the power supply voltage VD.例文帳に追加

ノードＮＸには電源電圧ＶＤで動作するインバータ１３〜１５が接続されているので、電位ＶＸが電源電圧ＶＤの１／２まで低下すると、このインバータ１５から出力されるリセット信号ＰＯＲが“Ｈ”となる。 - 特許庁

The comparator decides whether the distributed voltage of the output node reaches a reference voltage, and the control signal generator corresponds to the output signal from the comparator and the first control signal to output the second control signal.例文帳に追加

比較器は、出力ノード上の分配電圧が基準電圧に到達したかの成否を判別し、制御信号発生器は、比較器の出力信号及び第１の制御信号に応答して第２の制御信号を出力する。 - 特許庁

A first PMOS transistor 10 for precharging the potential of a data bus 1 is connected through a first NMOS transistor 12 whose gate voltage is set lower than a power supply voltage to an output node 15 by a divided resistor.例文帳に追加

データバス１の電位をプリチャージするための第１のＰＭＯＳトランジスタ１０を、抵抗分割によってゲート電圧を電源電圧よりも低い値に設定された第１のＮＭＯＳトランジスタ１２を介して出力ノード１５に接続する。 - 特許庁