「voltage node」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

Depending on the state of a voltage appearing at a connection node between the piezoelectric speaker 13 and the resistor when the power supply voltage is applied to the series circuit of the piezoelectric speaker 13 and the resistor, the switch unit detects whether the wiring of the piezoelectric speaker 13 has been disconnected.例文帳に追加

そして、スイッチ部により、圧電スピーカ１３と抵抗の直列回路に電源電圧を印加したときの、圧電スピーカ１３と抵抗との接続ノードに現れる電圧の状態によって、圧電スピーカ１３の配線の断線の有無が検知される。 - 特許庁

Thus, the system power supply VCC having the same voltage of the voltage IVCC applied to the frame 1 is given to the pad 12 through the wire 3 and the power supply is supplied to the circuit 40 or the like located in the IC from the node N1.例文帳に追加

これにより、リードフレーム１に印加された内部電源電圧ＩＶＣＣと同じ電圧のシステム電源ＶＣＣが、ワイヤ３を介してパッド１２に与えられ、そのまま内部ノードＮ１からＩＣ内部のメモリ回路４０等に供給される。 - 特許庁

The second transistors (Q22, Q42) connect the gates to a second bit line (XBL) which is complementarily related to the first bit line, and apply the predetermined voltage (H level) to the first node (N1) in response to the voltage of the second bit line (XBL) at the write-in of data.例文帳に追加

第２トランジスタ（Ｑ２２、Ｑ４２）は、第１ビット線と相補の関係にある第２ビット線（ＸＢＬ）にゲートを接続し、データ書き込み時の第２ビット線（ＸＢＬ）の電圧に応答して所定の電圧（Ｈレベル）を第１ノード（Ｎ１）に印加する。 - 特許庁

Further, the output voltage has even a bias circuit which biases at least one of cascode transistors of the respective cascode stacks so that the voltage applicable between nodes of each node couple of each transistor in each cascode stack will be ≤V_max.例文帳に追加

出力バッファはまた、それぞれのカスコードスタック内の各トランジスタの各ノード対のノード間に印加可能な電圧の大きさがＶ_ｍａｘ以下になるように、それぞれのカスコードスタックのカスコードトランジスタの少なくとも１つをバイアスするバイアス回路をも有する。 - 特許庁

The first and second signals are generated at the first logic level or the second logic level, if the input voltage level is higher or lower than the output voltage level at the output node, respectively.例文帳に追加

ここで、第１および第２信号は、入力電圧のレベルが出力ノードの出力電圧のレベルより大きければ第１論理レベルで発生し、入力電圧のレベルが出力ノードの出力電圧のレベルより小さければ第２論理レベルで発生する。 - 特許庁

The transmission circuit 100 includes a PLL circuit 110, having a voltage-controlled oscillator circuit 190 and generating signals of carriers; a controlled voltage generating circuit 120 for modulation that outputs a controlled voltage signal VM for modulation to a controlled voltage signal input node NB for modulation of the voltage-controlled oscillator circuit 190, on the basis of transmission data DTX; and a power amplifier 210 for amplifying an output signal of the voltage-controlled oscillator circuit 190.例文帳に追加

送信回路１００は、電圧制御発振回路１９０を有し、搬送波の信号を生成するＰＬＬ回路１１０と、送信データＤＴＸに基づいて、電圧制御発振回路１９０の変調用制御電圧信号入力ノードＮＢに対して、変調用制御電圧信号ＶＭを出力する変調用制御電圧生成回路１２０と、電圧制御発振回路１９０の出力信号を増幅するパワーアンプ２１０とを含む。 - 特許庁

Each of the first voltage source circuit and the second voltage source circuit includes a depression field effect transistor connected in series and having an N-type high concentration gate, and a depression field effect transistor having a P-type high concentration gate, and a voltage is outputted from a node where the field effect transistors are connected.例文帳に追加

第１の電圧源回路および第２の電圧源回路は、それぞれ、直列に接続されＮ型高濃度ゲートを有するデプレッション電界効果トランジスタと、Ｐ型高濃度ゲートを有するデプレッション電界効果トランジスタとを含み、これらの電界効果トランジスタが結線されているノードから電圧が出力される。 - 特許庁

Thus, the offset value included in a gate input voltage Vin at the time of reading the signal is canceled with the threshold voltage Vth of a transistor 42 for reading, because signal charge is accumulated relating to the accumulation node N11 with a state in which the offset value of the threshold voltage Vth of the transistor 42 for reading is added after the reset operation.例文帳に追加

これにより、リセット動作後読出用トランジスタ４２の閾値電圧Ｖｔｈ分のオフセット値がのった状態で蓄積ノードＮ１１に対して信号電荷が蓄積されるため、信号の読出しの際にゲート入力電位Ｖｉｎに含まれるオフセット値が読出用トランジスタ４２の閾値電圧Ｖｔｈと相殺される。 - 特許庁

This nonvolatile semiconductor storage device is provided with: a voltage judging part 38 for judging the voltage level of a prescribed node in the semiconductor storage device in rewriting the storage area 24; and a rewriting unit determining part 44 for determining the number of bits of input data to be rewritten at a time on the basis of the judgment result of the voltage judging part 38.例文帳に追加

記憶領域２４の書き換え時における半導体記憶装置内の所定ノードの電圧レベルを判定する電圧判定部３８と、電圧判定部３８の判定結果に基づき一度に書き換える入力データのビット数を決定する書き換え単位決定部４４とを備えている。 - 特許庁

In a driver circuit which varies a voltage level of an output signal, made to correspond to the change in the voltage level of an input signal, when a transistor Q5 is turned on and the voltage level of the output signal is changed, positive feedback operation is performed for boosting an output node N1 of an input-stage circuit 100 that drives the driver circuit.例文帳に追加

入力信号の電圧レベルの変化に対応させて出力信号の電圧レベルを変化させるドライバ回路において、トランジスタＱ５がオンして出力信号の電圧レベルが変化すると、それを駆動する入力段回路１００の出力ノードＮ１が昇圧される正帰還動作が行われる。 - 特許庁

A VSG bias circuit 31 applies, for example, a voltage (select gate voltage VSG) of approximately 4V to selection transistors SGTD, SGTS instantly when reading a positive threshold cell by controlling a variable resistor 31a according to a DAC value from a control circuit (source node voltage is VSS).例文帳に追加

たとえば、ＶＳＧバイアス回路３１は、制御回路からのＤＡＣ値に応じて可変抵抗器３１ａを制御することにより（ソースノードは電圧ＶＳＳ）、正の閾値セルの読み出し時には、選択トランジスタＳＧＴＤ，ＳＧＴＳに４Ｖ程度の電圧（セレクトゲート電圧ＶＳＧ）が一挙に印加されるようにする。 - 特許庁

The CMOS image sensor comprises a current source for decreasing constant a voltage of a photo-diode node, a comparator for comparing the output of an amplifier end to a reference voltage and controlling the current source to reset a photo-diode, and a memory for storing a digital value of the reference voltage.例文帳に追加

ＣＭＯＳイメージセンサーのリセット動作時に発生するリセット雑音、検出回路の特性差により発生する固定パターン雑音、及び以前の映像信号の強度が出力信号に影響を与えるイメージラグなどをリセット電圧を制御することによって減少させ、高い信号対雑音比を得ることができる。 - 特許庁

A reference capacitor CREF is connected to a variable capacitor at the common detection the node of the integrated circuit, and the common detection node is coupled with an input buffer and an output voltage VF of the input buffer is connected to a coarse bias, a gain stage 30 and a fine bias 32.例文帳に追加

基準キャパシタＣ_REFが、前記集積回路の共通検出ノードにおいて前記可変キャパシタに接続され、前記共通検出ノードは入力バッファに結合し、該入力バッファの出力電圧Ｖ_Fは、粗バイアスおよび利得段３０および細密バイアス段３２に接続される。 - 特許庁

A node connecting the drains of the PMOS transistor P1 and the NMOS transistor N1 serves as an input, a node connecting the drains of the PMOS transistor P2 and the NMOS transistor N2 also serves as an inpt, and AC voltage signals are inputted to these inputs.例文帳に追加

そして、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のドレイン同士を接続するノードを入力とし、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２のドレイン同士を接続するノードも入力としており、これらの入力に対して交流電圧信号が入力される。 - 特許庁

The ramp circuit is coupled to the node between the inductor 120 and the diode 130, and is configured to selectively sample a voltage at the node between the inductor 120 and the diode 130 by a sampling switch and use the sampled signal to produce a stabilization ramp to stabilize the output.例文帳に追加

ランプ回路１０５は、インダクタ１２０とダイオード１３０との間のノードに結合され、且つ、インダクタ１２０とダイオード１３０との間のノードの電圧をサンプリングスイッチにより選択的にサンプルし、サンプルされた信号を用いて安定化ランプを生成して出力を安定化する、ものとして構成されている。 - 特許庁

In this level shift circuit, the transient of a pulse signal out having a second amplitude is controlled by a voltage value of an input node Nin1 of the first circuit 11 when a pulse signal in1 having a first amplitude, which is input to an input node Nin2 of the second circuit 12, is level-shifted to the pulse signal out having the second amplitude.例文帳に追加

このレベルシフト回路において、第２の回路部12の入力ノードNin2に入力される第１振幅のパルス信号in1を第２振幅のパルス信号outにレベルシフトする際に、第１の回路部11の入力ノードNin1の電圧値によって第２振幅のパルス信号outのトランジェントを制御する。 - 特許庁

Thus, a node N1 and a capacitor 209 are electrically combined, electric charges are charged from the capacitor 209, and an internal state of a voltage level in the node N1 is set at a high speed, where a fixed current "i" flows through a fixed current generation circuit 200 in the normal mode.例文帳に追加

これにより、ノードＮ１とキャパシタ２０９が電気的に結合され、キャパシタ２０９から電荷がチャージされ、通常モードにおいて、定電流発生回路２００に定電流ｉが流れる場合に設定されるノードＮ１の電圧レベルである内部状態に高速に設定される。 - 特許庁

Further, an operational amplifier 27 has a clamp circuit 37 connected to an output node n21 of a differential amplifier circuit 36, so a transistor T28 is prevented from getting saturated and the voltage variation width of the output node n21 can be limited to make the operation of the operation amplifier 27 fast, thereby reducing the undershooting.例文帳に追加

また、オペアンプ２７において、差動増幅回路３６の出力ノードｎ２１にクランプ回路３７を接続したので、トランジスタＴ２８の飽和を防ぐとともに出力ノードｎ２１の電圧変化幅を制限でき、オペアンプ２７の動作が速まってアンダーシュートが低減する。 - 特許庁

A BGR (band gap reference) type current generation circuit 100 uses a difference in voltage generated between the gate and the source of PMOS transistors 106 and 107 to adjust current flowing in a first current path and a second current path from a first node to a second node to a predetermined reference current.例文帳に追加

ＢＧＲ型電流発生回路１００は、ＰＭＯＳトランジスタ１０６、１０７のゲート・ソース間に生じる電圧の差を利用して、第１のノードから第２のノードに至る第１の電流経路と第２の電流経路とに流れる電流をそれぞれ所定の基準電流にする。 - 特許庁

Further, a third power supply system is divided by PMOS transistors MHP1, MHP2, and a resistor R9, and the supply voltage is reflected on a signal appearing at a connection node N7.例文帳に追加

さらに、第３の電源系をＰＭＯＳトランジスタＭＨＰ１，ＭＨＰ２および抵抗Ｒ９により分圧し、この電源の電圧を接続ノードＮ７に現れる信号に反映させる。 - 特許庁

A 1st switching element 304 is connected between a pull-up current source 302, consisting of a current mirror and a power supply voltage node and is switched, in response to a pump-up control signal.例文帳に追加

電流ミラーから構成されるプルアップ電流源３０２と電源電圧ノード間に第１スイッチング素子３０４を連結し、ポンプアップ制御信号に応答してスイッチされる。 - 特許庁

Furthermore, a 2nd switching element 308 is connected between a pull-down current source 306, consisting of a current mirror and a ground voltage node, and is switched in response to a pump-down control signal.例文帳に追加

さらに電流ミラーから構成されるプルダウン電流源３０６と接地電圧ノード間に第２スイッチング素子３０８を連結し、ポンダウン制御信号に応答してスイッチされる。 - 特許庁

In this integrated circuit, when the rising of a power supply voltage is fast at application of power, a reset signal is set to a low level, a PMOS transistor(TR) T1 is conductive to set a node N1 to a high level.例文帳に追加

電源電圧の立ち上がりが速い場合、電源投入時はリセット信号をＬｏｗとし、ＰＭＯＳトランジスタＴ１をＯＮさせて、ノードＮ１をＨｉｇｈにする。 - 特許庁

For instance, an intermediate node of a CR integration circuit 31 is at a Vdd electric potential by the agency of a resistor element 31a with no change in power voltage from a power supply PAD11.例文帳に追加

たとえば、電源ＰＡＤ１１からの電源電圧に変化のない状態では、ＣＲ積分回路３１の中間ノードが、抵抗素子３１ａの働きによってＶｄｄ電位になる。 - 特許庁

In a reference voltage generation circuit 7, only a switch SW1 is turned off in a first period and a maximum peak value Vmax of an input signal In is kept at a node A of a first capacity 1.例文帳に追加

レファレンス電圧発生回路７において、第１の期間ではスイッチＳＷ１のみをＯＦＦにして、入力信号Ｉｎの最大ピーク値Vmaxが第１の容量１のノードＡに保持される。 - 特許庁

When a second mode is entered, the operational amplifier A105-1 receives the two select voltages VA and VB output by the decoder D103-2, and outputs a generated driving voltage to the output node N100-2.例文帳に追加

一方、第２のモードになると、オペアンプA105-1は、デコーダD103-2によって出力された２つの選択電圧ＶＡ，ＶＢを受け、生成した駆動電圧を出力ノードN100-2へ出力する。 - 特許庁

Further, because no protective resistance will be necessary between the node NO of the output buffer and the output pad 8, the voltage drop and the needless power consumption due to the protective resistor can be suppressed.例文帳に追加

また、出力バッファのノードＮＯと出力パッド８の間に保護抵抗を入れる必要がなくなるので、保護抵抗による電圧降下や無駄な消費電力を抑制することができる。 - 特許庁

To provide a shift register capable of preventing the fluctuation of the voltage of a node for controlling an output buffer part caused by the parasitic capacitor of a thin-film transistor, and its driving method.例文帳に追加

出力バッファ部を制御するノードの電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタ及びその駆動方法を提供する。 - 特許庁

Additionally, a second power supply system is divided by resistors R2 and R3, and a signal level appearing at a connection node N4 is determined according to whether the gate threshold voltage of a PMOS transistor MP2 is exceeded or not.例文帳に追加

また、第２の電源系を抵抗Ｒ２，Ｒ３で分圧し、ＰＭＯＳトランジスタＭＰ２のゲート閾値電圧を超えるか否かに応じて、接続ノードＮ４に現れる信号レベルを定める。 - 特許庁

Since the voltage at the input node IN of the photodiode PD is applied directly to the input section inverter INV_1 not through a buffer, mounting area can be reduced sharply.例文帳に追加

フォトダイオードＰＤの入力ノードＩＮの電圧を、バッファを介さず直接入力部インバータＩＮＶ_１に入力するため、実装面積を大幅に小さくすることが可能となる。 - 特許庁

First and second voltage levels given to the input of the switch 40 according to the input signal (V-in) appear at the node 25 substantially as it is except for a transition time.例文帳に追加

入力信号（Ｖ＿ｉｎ）に応じて第１電流スイッチ（４０）の入力与えられる第１、第２電圧レベルは遷移時を除き実質的にそのまま出力ノード（２５）に現れる。 - 特許庁

An NMOS transistor N16 is turned ON in accordance with the reset signal RSTPUMP and the connection node CN1 of NMOS transistors N11 and 12 is reset to the power source voltage Vcc.例文帳に追加

このリセット信号ＲＳＴＰＭＰに応じてＮＭＯＳトランジスタＮ１６がオンし、ＮＭＯＳトランジスタＮ１１とＮ１２の接続ノードＣＮ１が電源電圧Ｖｃｃにリセットされる。 - 特許庁

To provide a shift register and a driving method thereof, capable of preventing a node voltage to control an output buffer section from being fluctuated by a parasitic capacitor of a thin-film transistor.例文帳に追加

出力バッファ部を制御するノードの電圧が薄膜トランジスタの寄生キャパシタにより変動されることを防止することができるシフトレジスタ及びその駆動方法を提供する。 - 特許庁

Thus, a PMOS 32 is turned conductive, and the power supply voltage VDD is fed to a power node 13 to allow an inverter 10 and a feedback circuit 20 to start oscillating.例文帳に追加

これにより、ＰＭＯＳ３２がオン状態となり、電源ノード１３に電源電圧ＶＤＤが供給されてインバータ１０と帰還回路２０による発振動作が開始される。 - 特許庁

Transistors T1 and T2 are connected between a data line (e.g. bit line) and a prescribed node ND and turned ON/OFF corresponding to an applied voltage of a selection line (e.g. word line).例文帳に追加

データ線（例えば、ビット線）と所定ノードＮＤとの間に接続され、選択線（例えば、ワード線）の印加電圧に応じてオン／オフが制御されるトランジスタＴ１，Ｔ２を有する。 - 特許庁

An NMOS transistor QN1 included in a high-voltage circuit part 1 is interpolated between the output of an NAND gate G1 and a node N1 to receive an input signal IN1 at a gate electrode.例文帳に追加

高電圧回路部１内のＮＭＯＳトランジスタＱＮ１はＮＡＮＤゲートＧ１の出力とノードＮ１との間に介挿されゲート電極に入力信号ＩＮ１を受ける。 - 特許庁

While the output signal S1 is supplied, the charging circuit 13 connects a constant current source PS1 and a capacitor C1 and boosts a voltage V1 of a connecting node ND1.例文帳に追加

充電回路１３は、出力信号Ｓ１が供給されている間、定電流減ＰＳ１とコンデンサＣ１とを接続し、接続ノードＮＤ１の電圧Ｖ１を上昇させる。 - 特許庁

The 1st variable impedance circuit 70 of the reference voltage generation circuit 48 varies the 1st impedance value (resistance value) between the 1st power supply line and the j-th (j: an integer) dividing node.例文帳に追加

基準電圧発生回路４８の第１のインピーダンス可変回路７０は、第１の電源線と第ｊ（ｊは整数）の分割ノードとの間の第１のインピーダンス値（抵抗値）を変化させる。 - 特許庁

By turning on a transistor T12 in an active region in a standby state, an auxiliary voltage Vc2 to be supplied from a charge pump circuit 24 to a node N11 is kept at about 4V.例文帳に追加

スタンバイ状態において、トランジスタＴ１２を活性領域でオン動作させることにより、チャージポンプ回路２４からノードＮ１１に与えられる補助電圧Ｖc2が約４Ｖに維持される。 - 特許庁

Input transistor pairs (101A and 101B) supply the voltage at a reference node N1 to either of nodes na1 and nb1 according to input signal pairs (INP and INM).例文帳に追加

入力トランジスタ対（１０１Ａ，１０１Ｂ）は、入力信号対（ＩＮＰ，ＩＮＭ）に応じて、基準ノードＮ１における電圧をノードｎａ１，ｎｂ１のうちいずれか一方に供給する。 - 特許庁

When a voltage VD5 of an output node of a regulator (LDO) 49 decreases, a bypass control unit 105 turns on a bypass control switch A to feed power to a load 94 via a bypass.例文帳に追加

バイパス制御部１０５は、レギュレータ（ＬＤＯ）４９の出力ノードの電圧ＶＤ５が低下すると、バイパス制御スイッチＡをオンさせてバイパス経由で負荷９４に給電する。 - 特許庁

To provide a semiconductor-integrated circuit in which a voltage drop between a core circuit and a bias supply circuit is suppressed and a high-speed signal node between core circuits is shortened without widening a layout area of a power supply line.例文帳に追加

電源線のレイアウト面積を広げることなく、コア回路とバイアス供給回路との間の電圧降下を抑え、かつ、コア回路間の高速信号ノードを短縮できるようにする。 - 特許庁

The read circuit reverses a voltage level of the second node responding to the first read word line and at least one virtual ground potential, and transmits it to the first read bit line.例文帳に追加

読出し回路は、第１読出しワードライン及び少なくとも一つの仮想接地電圧に応答して第２ノードの電圧準位を反転させて第１読出しビットラインに伝達する。 - 特許庁

To improve reliability of operation of a pump circuit by discharging electric charges charged in each node in a pump circuit and reducing stress caused by high voltage, when a pump circuit is stopped.例文帳に追加

ポンプ回路が停止されるときに、ポンプ回路内の各ノードにチャージされた電荷をディスチャージさせて高電圧によるストレスを減らし、ポンプ回路の動作信頼性を向上させる。 - 特許庁

Setting is made so that an initial voltage is applied to the connection node of capacitors C1, C2 by turning on a MOS transistor T10 and applying self-bias by a MOS transistor T11.例文帳に追加

キャパシタＣ１，Ｃ２の接続ノードに対して、ＭＯＳトランジスタＴ１０をＯＮとしてＭＯＳトランジスタＴ１１が自己バイアスをかけることで、初期電圧が印加されるように設定する。 - 特許庁