「"最下位ビット"」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

ワードクロスアクセス要求に対して例外割り込みを発生するのではなく、従来は禁止されていた所定数の最下位ビットの中に非０値ビットを有するオペランドアドレスを含んだ命令を許容し、当該非０値ビットを有効利用する。例文帳に追加

To effectively utilize a non 0 value bit by allowing a conventionally inhibited instruction including an operand address provided with the non 0 value bit in the prescribed number of least significant bits without generating exceptional interruption to a word cross access request. - 特許庁

複数の行の画素を有する集合毎にサブフレームの出現順序を異ならせ、該複数の行の画素を有する集合の各々の書き込み期間が最下位ビットに相当するサブフレームの保持期間より短くなるようにする。例文帳に追加

The order of subframes is set to be different for each group having multiple pixel rows, and a data writing period of each group having the multiple pixel rows is set to be shorter than a data holding period of a subframe which corresponds to the least significant bit. - 特許庁

信号路は、ADC19のnビット出力を入力するための第1の入力と、DCオフセット成分補正値のkビット表現を入力するための第2の入力を有する合計ノード19Aを包含し、ここで、k＝n＋mであり、mは、前記nビット表現の最下位ビット（LSB）1個より小さい値を表すビット数である。例文帳に追加

A signal path is provided with a first entry for inputting the output of (n) bits from an ADC 19 and a second entry for inputting the expression of (k) bits showing a DC offset component correction value and on the condition of k=n+m, (m) is a number of bits expressing a value smaller than one LSB of n-bit expression. - 特許庁

ツインセルモード時、行アドレス信号において不使用となる最上位ビットＲＡ＜１１＞，／ＲＡ＜１１＞に対応する内部行アドレス信号の最下位ビットＲＡＤ＜０＞，／ＲＡＤ＜０＞が行アドレスデコーダ２６によって同時に選択され、隣接するワード線６１，６２およびワード線６３，６４が同時に活性化される。例文帳に追加

At the time of twin cell mode, the least significant bit RAD<0>, /RAD<0> of an internal row address signal corresponding to the most significant bit RA<11>, /RA<11> being not used in a row address signal are selected simultaneously by the row address decoder 26, and adjacent word lines 61, 62 and word lines 63, 64 are activated simultaneously. - 特許庁

マイクロコントローラ１の論理部２は、内部ＲＡＭ４の診断を行うアドレスに第１チェックデータ５５Ｈを書き込んだ後、診断アドレスの最下位ビットから最上位ビットまでを１ビットずつ反転させた反転アドレスに第２チェックデータＡＡＨを書き込む。例文帳に追加

After a logic part 2 of the micro-controller 1 writes a first check data 55H on an address for carrying out a diagnosis of an internal RAM 4, it writes a second check data AAH on a reversal address in which the highest level bit from the lowest level bit of the diagnosis address are reversed every by one bit. - 特許庁

８ビットの画像データＤａｔａのうち、最下位ビットから数えて４番目のビットＤ３を判別し、このビットＤ３が［０］であれば、上位４ビットをそのまま出力する一方、ビットＤ３が［１］であれば、上位４ビットを「１」だけインクリメントして出力する。例文帳に追加

This picture data processing circuit discriminates the 4th bit D3 counting from the lowest bit of an 8-bit picture data Data, and when this bit D3 is [0], the circuit outputs the higher 4 bits as they are, and when the bit D3 is [1], the circuit outputs the higher 4 bits with an increment of '1'. - 特許庁

映像信号Ｓｂは、映像信号Ｓinの上位１０ビットの最下位ビットに、映像信号Ｓinの下位２ビットが「１０」以上のとき１を加算し、「１０」より小さいとき０を加算したものであり、状態情報が重畳されている。例文帳に追加

The video signal Sb is obtained by adding to a lowest bit of the high order 10 bits of the video signal Sin 1 when lower 2 bits of the video signal Sin are "10" or more and 0 when they are lower than "10", and state information is superimposed on the video signal Sb. - 特許庁

画像合成回路１８は、自動カラー選択が指定されている場合、カラー画像データの各画素の例えば色差成分の最下位ビットを白黒２値画像データの当該画素の値に置き換えることで合成画像データを生成し、バッファメモリ２０に蓄積する。例文帳に追加

If automatic color selection is designated, an image combining circuit 18 generates synthetic image data by replacing least significant bits of a color difference component, for example, in pixels of the color image data with a value of relevant pixels in the monochromatic binary image data and stores the generated image data in a buffer memory 20. - 特許庁

したがって、このキー画像を参照せずに符号データが復号化されると、元の媒体画像７１０’と酷似する媒体画像７１０”が生成されるが、この媒体画像７１０”の最下位ビットは、スクランブルがかけられた秘匿画像７２０となる。例文帳に追加

Thus, although a medium image 710" closely resembling the original medium image 710' is generated when coded data are decoded without referencing the key image, each least significant bit of the medium image 710" indicates the scrambled concealing image 720. - 特許庁

映像処理装置に、モニタ用のデータに基づいてキャラクタ信号を生成するキャラクタ信号発生器２と、キャラクタ信号発生器２により生成されたキャラクタ信号を、カメラから入力される映像信号の色差信号の最下位ビットに重畳するキャラクタ重畳部１と、を備えた。例文帳に追加

A video processing apparatus includes: a character signal generator 2 for generating character signals on the basis of monitor data; and a character superimposing part 1 for superimposing character signals generated by the character signal generator 2 on the least significant bit of color difference signals in video signals input from a camera. - 特許庁

付加情報の最下位ビットにはパリティビットが書き込まれており、製品出荷時に、パリティチェック論理回路１０ａ〜１０ｄによって付加情報のパリティチェックを行い、該付加情報が正しく書き込まれている半導体集積回路装置１のみを出荷する。例文帳に追加

A parity bit is written in the least significant bit of the additional information and, at the time of shipment, the parity check logic circuits 10a-10d perform parity check of the additional information and only a semiconductor integrated circuit device 1 written with correct additional information is shipped. - 特許庁

平方演算ユニット１１０、１１５は、それぞれ最下位ビットと最上位ビットに対する２つの符号なし乗算器とクロス乗積項に対する１つの符号付き乗算器を含み、この積をシフトと加算によって整列させ、及び同等の処理素子を採用する。例文帳に追加

The square arithmetic units 110 and 115 respectively include two unsigned multipliers for the most significant digit bit and the least significant digit bit and one signed multiplier for a cross product term, arrange the resultant products by shifting and addition, and employ an equivalent processing element. - 特許庁

１６ビット命令実行と３２ビット命令実行との間のスイッチングは目標命令が１６ビット命令または３２ビット命令のどちらであるかを識別するために分岐の目標アドレスの最下位ビット位置を用いる分岐命令によって達成される。例文帳に追加

Switching between execution of the 16-bit instructions and execution of the 32-bit instructions is achieved by a branching instruction to use a position of the least significant bit of a target branching address to discriminate which of the 16-bit instructions or the 32-bit instructions a target instruction is. - 特許庁

読み出しデータの通常の出力タイミングに対して、内部読み出し動作を、少なくともアドレスデータの最下位ビットＡ０が認識される外部入力クロックのタイミングより前に開始させ、二つ以上の連続する論理アドレス上のデータを同時に読み出させる。例文帳に追加

Internal read-out operation is started before timing of an external input clock of which the least significant bit A0 of address data is recognized for normal output timing of read-out data, and data on continued two or more logical addresses are read out simultaneously. - 特許庁

複数のプリデコーダ回路部４０中の最下位ビットを分担するインバータ４１_0 にウエハーバーンイン信号ＷＢＩ_1 を入力し、他のインバータ４１__1 〜４１_n には、ウエハーバーンイン信号ＷＢＩ_0 を入力する構成とする。例文帳に追加

This circuit ahs such constitution that a wafer burn-in signal WBI1 is inputted to an inverter 410 taking its share of the least significant bit in plural pre-decoder circuit sections 40, and a wafer burn-in signal WBI0 to the other inverters 411-41n. - 特許庁

コンパレータ出力の遷移点±１ＬＳＢの範囲でアクティブになるウインドウコンパレータを用い、前記ステージが出力するバイナリデータをグレイコードに変換し、このグレイコードの各ビットをウインドウコンパレータの出力でマスクすると共に、最下位ビットに対応するウインドウコンパレータ出力を用いてエラー補正するようにした。例文帳に追加

The output of the window comparator corresponding to the least significant bit is used for correcting an error. - 特許庁

トグルされた場合にエネルギー消費を削減する入力符号語内のビットを判定する遷移マップとセルエネルギー限界値を超える複数の最下位ビットを判定するフラグマップとの組合せから生成されるトグルマップが、知覚可能なイメージ品質劣化を伴わずにドライバエネルギー消費を削減するために前記入力符号語のビットをトグルするためにドライバの入力符号語に適用される。例文帳に追加

A toggle map, which is generated from a combination of a transition map determining a bit in the input codeword reducing energy consumption if toggled and a flag map determining a number of least significant bits exceeding a cell energy limit value, is applied to an input codeword for the driver to toggle bits of the input codeword for reducing driver energy consumption without a perceivable image quality degradation. - 特許庁

真理値表に対応するデコーダ部２０の最下位ビットＣを除く上位ビットＡ，Ｂのデコード領域において、隣接する階調電圧信号線の間の冗長なＭＯＳトランジスタ及び配線を共通化させた構成により、階調電圧信号線の占める領域の縦方向のサイズを縮小させる液晶ドライバ装置及び液晶表示装置。例文帳に追加

The liquid crystal driver device and the liquid crystal display device are constituted so as to reduce the vertical size of an area occupied by gradations voltage signal lines by sharing redundant MOS transistors and wiring between adjoining gradation voltage signal lines, in decoding areas of higher order bits A, B except a lower order bit C in a decoder part 20 corresponding to a truth table. - 特許庁

第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２^ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２^ｎ−１ビット分のパターンとする。例文帳に追加

A pattern by 2^n-1 bits of one period of the PN pattern from the least significant bit of the PN pattern generated at an m-th reference clock (hereinafter this pattern is called 'A pattern') is employed for a pattern in 2^n-1 bits from the most significant bit of the pattern generated at an (m+1)th reference clock. - 特許庁

本発明の通信レジスタアクセス方法では、ある演算処理装置で通信レジスタ装置へのリクエストが発行された場合、アドレスの一部であり出力ポートを決定する本来のＰＮＵルーティングアドレスに自演算処理装置番号の偶数／奇数を示す最下位ビット１４を加え、これを新たなＰＮＵルーティングアドレス７として使用する。例文帳に追加

In this communication register access method, when a request is issued to a communication register device in a certain arithmetic processor, the least significant bits 14 indicating the even number/odd number of its own arithmetic processor number are added to an original PNU routing address being one part of an address for deciding an output port, and used as new PNU routing address 7. - 特許庁

このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。例文帳に追加

In this technology, a block page address region and a column page address region are arranged at the least significant bit, a row address region is arranged at the most significant bit, and the reliability of a cell can be improved and power consumption can be reduced by preventing cell operations when the page address buffer is accessed. - 特許庁

アドレスＡＤＤ，・・・ＡＤＤ＋（Ｎ−１）により選択される一の領域には、一フレーム分のＮ画素の最下位ビットＢＩＴ０が格納され、アドレスＡＤＤ＋Ｎ，・・・ＡＤＤ＋（Ｎ−１）＋Ｎにより選択される他の領域には、一フレーム分のＮ画素の最上位ビットＢＩＴ１が格納される。例文帳に追加

Least significant bits BIT0s of N pixels equivalent to one frame are stored in one area which is to be selected by addresses, ADD,...ADD+(N-1) and most significant bits BIT1s of N pixels equivalent to one frame are stored in another area which is to be selected by addresses, ADD+N,...ADD+(N-1)+ N. - 特許庁

圧縮部１３０は、デジタル値の最上位ビットから、共通ビット数検出部１２０により検出された共通ビット数分のビットデータを破棄し、かつ当該デジタル値の最下位ビットから、予め設定された全体破棄ビット数から共通ビット数を減算した下位側破棄ビット数分のビットデータを破棄する。例文帳に追加

A compression section 130 discards bit data by the number of common bits detected by the common bit number detecting section 120 from the most significant bit of digital value, and discards the bit data by the number of least significant discarded bits which is obtained by subtracting the number of common bits from the previously set total number of discarded bits from the least significant bit of the digital value. - 特許庁

ＮビットＰＯＮポート識別子を導出することは、ＭビットマルチキャストアドレスのＮ−１個の最下位ビット（ＬＳＢ）をＮビットＰＯＮポート識別子のＮ−１個のＬＳＢにマッピングすること、および、ＮビットＰＯＮポート識別子の１個の最上位ビット（ＭＳＢ）を、ＮビットＰＯＮポート識別子をマルチキャストポート識別子であるとして指定するビット設定に設定することを含む。例文帳に追加

Deriving the N-bit PON port identifier includes mapping N-1 least significant bits (LSB) of the M-bit multicast address to N-1 LSB of the N-bit PON port identifier and setting a 1 most significant bit (MSB) of the N-bit PON port identifier to a bit setting that designates the N-bit PON port identifier as being a multicast port identifier. - 特許庁

他のメモリ回路１４の列デコーダ２４には最も大きいメモリ回路１３の列デコーダ１８に入力されるアドレスのうちから最上位ビットから順番に接続され、且つ、他のメモリ回路１４の行デコーダ２５には最も大きいメモリ回路１３の行デコーダ１９に入力されるアドレスのうちから最下位ビットから順番に接続されるものである。例文帳に追加

An address is connected to a column decoder 24 of an other memory circuit 14 successively from the most significant bit out of addresses inputted to a column decoder 18 of a memory circuit 13, also, an address is connected to a row decoder 25 of an other memory circuit 14 successively from the least significant bit out of addresses inputted to a row decoder 19 of the memory circuit 13. - 特許庁

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。例文帳に追加

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13. - 特許庁

本発明に係るイメージに触覚情報を符号化する方法は、触覚情報を生成するステップ；前記触覚情報および前記触覚情報と関連するヘッダ情報を用いて符号化対象データを生成するステップ；および原本イメージピクセルそれぞれのバイトデータの最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：ＬＳＢ）を用いて前記符号化対象データを符号化し、符号化されたイメージを生成するステップとを含む。例文帳に追加

The method of encoding haptic information on images includes: generating haptic information; generating encoding target data by using the haptic information and header information associated with the haptic information; and generating an encoded image by encoding the encoding target data by using the least significant bit (LSB) of byte data of each of original image pixels. - 特許庁

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。例文帳に追加

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry. - 特許庁

テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。例文帳に追加

When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address. - 特許庁