「プロセッサ制御ブロック」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

マルチコアまたはマルチプロセッサ・システムの環境において、制御ブロックのループの個々の処理が、投機的パイプライニングの技法で、好適には個別のスレッドとして個別のコアまたはプロセッサに割り当てられる。例文帳に追加

In an environment of a multi-core or a multi-processor system, the processing of each of the loops of a control block is suitably assigned to individual cores or processors as individual threads by a speculative pipelining method. - 特許庁

Ｉ／Ｏプロセッサ５０４が、その判断の結果に基づいて、ＮＡＳプロセッサ５０６からのブロックレベルのデータを、ＤＫＡ２２と、第２の記憶制御システムに接続されたＣＨＦ２１Ｂとの少なくとも一方へ転送する。例文帳に追加

The I/O processor 504 transfers the data of the block level from the NAS processor 506 to at least either a DKA 22 or a CHF 21B connected to the second storage control system based on the determination result. - 特許庁

音声通話処理回路３０をデジタル・シグナル・プロセッサ（ＤＳＰ）のような単一のプロセッサで構成し、ＤＳＰのハードウェアを専用のソフトウェアで制御することによって同時通話処理ブロック３１及び音声生成ブロック３２を実現している。例文帳に追加

A voice speech processing circuit 30 is configured with a single processor such as a digital signal processor(DSP), and a simultaneous speech block 31 and a voce generating block 32 are realized by controlling the hardware of the DSP with an exclusive software program. - 特許庁

本プロセッサは、実行ユニットとキャッシュとキャッシュブロックを主記憶からキャッシュに転送する主記憶制御部とキャッシュブロックの転送指示を主記憶制御部に出力するマルチブロックプリフェッチ制御部とを有する。例文帳に追加

The processor has a main storage control part for transferring an execution unit, a cache and a cache block from a main storage to a cache, and a multiblock prefetch control part for outputting a transfer instruction of a cache block to the main storage control part. - 特許庁

制御ユニット９は、ソースコイル３ｇ、マーカプレート１２の３つのコイル及び体外コイル１３を駆動する駆動ブロックと、センスコイル８ｈが受信した信号を検出する検出ブロックと、検出ブロックで検出した信号を信号処理するホストプロセッサとから構成される。例文帳に追加

A control unit 9 comprises a drive block for driving the source coil, the three coils of the marker plate 12 and the extracorporeal coil 13, a detecting block for detecting the signals received by sense coils and a host processor for executing the signal processing of the signals detected by the detecting block. - 特許庁

また、構築ブロックは、プロセッサに接続された外部制御バス（７２８）も含むことができ、外部制御バス・コネクタ（７３０）は、多機能スライスの外側から外部制御バスへの直接アクセスを可能にする。例文帳に追加

Furthermore, the building block can also include an external control bus (728) connected to the processor and an external control bus connector (730) enables direct access to the external control bus from the outside of the multi-function slice. - 特許庁

構築ブロック（７００）は、電子無線システム多機能スライスにおいて用いられ、複数の送受信機（７０４〜７１０）と、送受信機に結合されたプロセッサ（７０２）と、プロセッサおよび送受信機間に結合されたローカルＲＦ制御バス（７２６）とを含む。例文帳に追加

A building block (700) is used for an electronic radio system multi-function slice, and includes transmitter-receiver sets (704-710), a processor (702) coupled with the transmitter-receiver sets, and a local RF control bus (726) that is coupled between the processor and the transmitter-receiver sets. - 特許庁

統合プロセッサ（ＩＰ）・ブロック、ルータ、メモリ通信制御装置およびネットワーク・インターフェース制御装置を含むネットワーク・オン・チップ（ＮＯＣ）を提供すること。例文帳に追加

To provide a network on chip (NOC) that includes integrated processor (IP) blocks, routers, memory communications controllers, and network interface controllers. - 特許庁

スレッド性能の精細な制御のために、マルチスレッドプロセッサのディスパッチ時にスレッドをブロックする方法、コンピュータプログラム、および装置を提供する。例文帳に追加

To provide a method for blocking threads upon dispatch of a multithread processor, computer program, and device for controlling thread performance minutely. - 特許庁

スレッドがマルチプロセッサ・システムで実行される場合、オペレーティング・システムまたはハイパーバイザは、スレッドの実行特徴を連続して習得し、スレッド特有の制御ブロック内に情報を保存する。例文帳に追加

When threads are executed in the multiprocessor system, an operating system or a hypervisor continuously learns the execution characteristics of the threads, and saves information in thread-specific control blocks. - 特許庁

ＤＭＡコントローラ内部で動作する制御データブロック（ＣＤＢ）プロセッサは、ＣＤＢを読み出し、ＣＤＢの内容に従ってデータの読み出し、データ操作オペレーションおよびデータの書き込みを設定してもよい。例文帳に追加

A control data block (CDB) processor working in the DMA controller reads a CDB, reads data along the content of the CDB, and may set data manipulation operations and the writing of the data. - 特許庁

ストアード・プログラム・メモリ付きのプロセッサが、オーディオ・ブロックおよびビデオ・フレームの復号および再生を制御し、各ストリームが意図された再生時刻の順序で独立に格納されている。例文帳に追加

When a buffer 310 includes a video key frame being a backlog, a processor 330 allows a video decoder 314 to decode a newest key frame in a sequence of the backlog and to decode a key frame of other frames at the back of the sequence in the buffer 310. - 特許庁

ＦＢ（ファンクションブロック）コア部４で障害が発生した場合、マイクロコンピュータ１４は、リセット回路１１を制御して、ＦＢコア部４のマイクロプロセッサ７をリセットする。例文帳に追加

When the fault is caused in a FB(function block) core part 4, a microcomputer 14 controls a reset circuit 11 and resets the microprocessor 7 of the FB core part 4. - 特許庁

システム制御用プロセッサは、起動用ブロックＢＰ（ｎ）からのブートプログラムＡ１の読み出し時に、誤り訂正符号を用いた誤り訂正が不可能な読み出しエラーが発生した場合には、予備ブートプログラムＡ２を用いて起動用ブロックＢＰ（ｎ）をリカバリする。例文帳に追加

When reading out the boot program A1 from the block BP (n) for start-up, on the occurrence of a readout error incapable of correction using an error correction code, the system control processor recovers the block BP (n) for start-up, using the standby boot program A2. - 特許庁

さらに、カメラプロセッサ１０４は、処理対象ブロックがボケ領域であるか否かを判定するボケ領域判定手段と、前記ボケ領域判定手段により処理対象のブロックがボケ領域と判定された場合には、画像合成処理を制限する合成制御手段として機能する。例文帳に追加

Further, the camera processor 104 functions as: blur area determination means for determining whether a processing target block is a blur area; and composition control means for limiting image composition processing when the processing target block is determined to be a blur area by the blur area determination means. - 特許庁

そして、機能ブロック１０は、設定された受信信号種別（多周波数信号あるいはプッシュボタン信号）および回路数に従って、サブ機能ブロックＡ０〜Ａ３内の各デジタルシグナルプロセッサ部２０ごとに、サブ機能ブロック制御部２２〜受信モード設定制御バス２３〜受信モード設定部２１を経由して、受信信号モードを設定する。例文帳に追加

Then the function block 10 sets a received signal mode for every digital signal processor section 20 in sub-function blocks A0-A3 through of a sub-function block control section, a received mode setting control bus and a reception mode setting section in accordance with the set received signal class (the multifrequency signal and the push-button signal) and the number of circuits. - 特許庁

Ｉ／Ｏプロセッサ５０４は、ブロックレベルのデータが第１の記憶制御システムと第２の記憶制御システムのどちらに格納されるべきものであるかを表すＩ／Ｏ振分け制御データ８２０に基づいて、ブロックレベルのデータの全部又は一部を、第１の記憶制御システムと第２の記憶制御システムのどちらに格納するのかの判断を行う。例文帳に追加

The I/O processor 504 determines whether all or a part of data of a block level are to be stored in the first storage control system or in a second storage control system based on I/O sorting control data 820 showing whether the data of the block level are to be stored in the first storage control system or in the second storage control system. - 特許庁

キャッシュメモリを実装した演算処理装置およびキャッシュメモリ制御装置において、プロセスＩＤに対応してキャッシュメモリ領域をブロック単位で任意に分割可能として、プロセッサの実効性能を向上することを可能とする。例文帳に追加

To provide an arithmetic processing unit and a cache memory control device which can arbitrarily divide a cache memory area in blocks according to a process ID so as to improve the effective performance of a processor. - 特許庁

回転式電動工具装置を対象とするマイクロプロセッサ制御の安全ルーチンを更に改良し、低容量の電源回路で使用する場合でも、電動工具装置における始動時のブロックに確実に対応可能とすることにある。例文帳に追加

To further improve a safety routine for controlling a micro-processor handling a rotating electric tool device, and to accommodate a block at the starting time of the electric tool device certainly even in the case of being used in the power circuit of a low capacity. - 特許庁

プロセッサコアからのロードリクエスト時にキャッシュミスが生じた場合、発行チェックブロック20はそのキャッシュミスによるデータ読み出しのリクエストを発行制御回路50から主記憶に発行し、そのリクエストの情報をリクエストバッファ回路30に登録する。例文帳に追加

An issuing check block 20 issues a data read request due to the cache miss to the main storage from an issuing control circuit 50 and registers the information of the request in a request buffer circuit 30, when the cache miss occurs at the time when a load request is received from a processor core. - 特許庁

ネットワークをブラウジングするために、プロセッサおよびメモリを介して実行するブラウザ機能を含み、ブラウザ機能を制御するマンマシンインターフェースを含む既知の端末は、時々完全にブロックし（ブラウザハングアップ状態）、端末のオンオフの切り替えによってのみ変更可能である。例文帳に追加

To provide a terminal which is always usable (e.g. emergency call) even if a browser function entered into a preamble is completely blocked. - 特許庁

プロセッサエレメントは、縮約シェルを複数のブロックに分割し、そのブロックを指示する整数インデックスＬＢに関するループ制御を行うとともに、インデックスＬＢが切り替わる毎に、２電子積分の関数値の一部およびフォック行列要素の一部を計算し、フォック行列要素の一部をホスト計算機に送信する。例文帳に追加

When it is judged (S209) that those processes are completed for all LB, the processor element sends the fox matrix element blocks having Ic×Ic elements back to the host computer (S210). - 特許庁

キャッシュ制御回路２８０は、プロセッサ１０からメモリ処理要求が発行された際に、キャッシュタグメモリ２６０とキャッシュタグバッファ２７０の両方を検索し、キャッシュタグバッファ２７０に目的のキャッシュブロックが存在する場合、キャッシュタグメモリ２６０の検索結果を待たずに、該キャッシュブロックの情報を使用してキャッシュデータメモリ２５０をアクセスする。例文帳に追加

When a memory processing request is issued from a processor 10, a cache control circuit 280 retrieves both of the cache tag memory 260 and the cache tag buffer 270, and in the case that a target cache block is present in the cache tag buffer 270, a cache data memory 250 is accessed by using the information of the cache block without waiting for the retrieved result of the cache tag memory 260. - 特許庁

イオン電流フィードバックを用いる閉ループ式遅延スパーク制御は、４つの主なコンポーネント又は機能、すなわちイオン電流フィードバックを用いる閉ループ式遅延スパーク制御は、エラー・利得生成装置、比例・積分制御処理ブロック、初期設定値スパーク・タイミング・プロセッサ、及び適応学習装置からなる。例文帳に追加

In other words, the closed loop type delay spark control using the ion current feedback comprises an error gain generator, a proportion/integration control block, an initial set value spark timing processor, and an adaptable learning device. - 特許庁

フラッシュメモリ、そのためのマッピング制御装置及び方法に関し、プロセッサから要求される論理演算により変更されるブロックの状態情報を、所定の状態遷移アルゴリズムにより、フラッシュメモリに書き込み、書き込み／読み出し演算の際に参照させる効率的なフラッシュメモリアクセスのためのマッピングアルゴリズムを提供すること。例文帳に追加

To provide a mapping algorithm for efficient access to a flash memory, wherein block state information that is changed, through logical operations required by a processor is written in the flash memory, according to a predetermined state transition algorithm and the changed information is referred to upon read/write operations in a flash memory, a mapping control apparatus and a method for the flash memory. - 特許庁

１／Ｎページ分のデータのメモリ領域を持つバンドメモリ１８に１／ＮづつアドレスをシフトさせながらＮ回のアクセスを繰り返すことでページ全体の描画データを書き込むためにアクセス制御用のアドレスデータがプロセッサ４１内部のＩ／Ｆブロック１３のレジスタ群１４〜１７により設定される。例文帳に追加

Address data for controlling access is set by a group of registers 14-17 of an I/F block 13 inside a processor to write plotting data of an entire page by repeatedly accessing a band memory 18 having a memory area of data of a 1/N page with shifting an address by every 1/N. - 特許庁

１つのＶＬＩＷ命令中に含まれる複数の演算操作命令を並列実行するＶＬＩＷプロセッサにおける命令キャッシュ制御システムであって、２次キャッシュ４０１から命令キャッシュ４００へＶＬＩＷ命令１１０を格納する際に、無効演算命令を挿入することなく、２次キャッシュ４０１内の命令キャッシュブロックをそのまま命令キャッシュ４００のデータアレイに格納する構成とする。例文帳に追加

In the case of storing a VLIW instruction 110 from a secondary cache 401 to an instruction cache 400 in the instruction cache control system for the VLIW processor for executing a plurality of arithmetic operation instructions included in one VLIW instruction in parallel, an instruction cache block in the secondary cache 401 is directly stored in a data array of the instruction cache 400 without inserting an invalid operation instruction. - 特許庁