「回路検証」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

検証対象の回路が実装された半導体デバイスから観測対象の記憶素子の値をより効率よく読み出すことができる回路検証装置を提供すること。例文帳に追加

To provide an apparatus for circuit verification which can more efficiently read a value of storage element, which is an observation object, from a semiconductor device on which a circuit being verified is mounted. - 特許庁

ステートマシンのデッドロックを検出し、回路の品質を向上させることができる回路設計の検証方法および検証プログラムの提供を図る。例文帳に追加

To provide a verification method and verification program of circuit design, which can improve the quality of a circuit by detecting the deadlock of a state machine. - 特許庁

動作確認用のテスト回路は、半導体回路網の機能素子の動作検証をするときだけ機能するもので、動作検証が終了したら仮配線を除去する。例文帳に追加

The operation validating test circuit functions, only when the operation of the functional elements of a semiconductor circuit network is verified, and the temporary interconnect lines are removed, after verification of the operation has been finished. - 特許庁

既に発行された重複するトランザクションの再発行を防ぐ論理シミュレータ、論理回路検証方法及び論理回路検証プログラムを提供すること。例文帳に追加

To provide a logic simulator for preventing an overlapping transaction that has been already issued from being issued again, and to provide a logic circuit verification method and a logic circuit verification program. - 特許庁

設計者に理解しやすい検証結果を作成すると共に、その検証結果と回路図面とをリンクさせて回路図面の編集を容易にしたシミュレーション機能付電気制御設計ＣＡＤ装置を提供する。例文帳に追加

To provide an electric control design CAD apparatus with a simulation function and a program therefor that produce a verification result easy-to-understand for a designer, and link the verification result with a circuit drawing to facilitate edition of the circuit drawing. - 特許庁

異なる検証対象論理回路に対して検証パターンを与える時には、回路動作摸擬装置のみを変更し、転送パターン発生装置は変更なく利用することが可能になる。例文帳に追加

When the verification pattern is given to a different logic circuit of verification object, this device can be used without change of the transfer pattern generation device only by changing the circuit operation simulation device. - 特許庁

第一回路基板４０のＣＰＵ４２は、ＰＣ７２の入力デバイス７３からの動作検証開始を指示する信号に応じて、動作検証信号を発生して出力制御回路４９に供給する。例文帳に追加

CPU 42 of the first circuit board 40 generates an operation verification signal in response to a signal commanding to start the operation verification from an input device 73 of the PC 72, and supplies it to an output control circuit 49. - 特許庁

検証支援装置１００は、検証対象となる組み合わせ回路記述６０１を受け付けると、この組み合わせ回路記述６０１に含まれる条件分岐の組み合わせを抽出する（ステップＳ１１０）。例文帳に追加

Upon receiving a combination circuit description 601 that is a verification target, a verification support device 100 extracts a combination of the condition branches included in the combination circuit description 601 (step S110). - 特許庁

通常動作モードでは、エミュレータ１０にマッピングされた検証対象回路１１やＣＰＵコア１２が動作して、エミュレータ１０側で検証対象の対象論理回路の機能もしくは動作が模擬されている。例文帳に追加

In a general operation mode, a verified circuit 11 mapped by an emulator 10 or a CPU core 12 is operated, and the function or operation of a logic circuit to be verified is simulated on the emulator 10 side. - 特許庁

機能ブロックの不具合を最終的に修正するまで待つことなく機能検証を続けることができ、半導体集積回路装置の機能検証期間の短縮化を実現することができる半導体集積回路装置の検証方法を提供する。例文帳に追加

To provide a method for verifying a semiconductor integrated circuit device to continue function verification without waiting until the failure of a functioning block is finally corrected, and to realize the shortening of the function verification period of the semiconductor integrated circuit device. - 特許庁

検出回路によってアサーション検証開始を検出し、コンピュータ１００が、アサーション結果の判断タイミングを決定し、判定回路がアサーション検証の結果判定を行い、コンピュータ１００が、判断タイミングにおいて結果判定を元にアサーション検証を行う。例文帳に追加

The detection circuit detects the assertion verification start, and the computer 100 determines the determination timing of the assertion result, and the decision circuit performs the result decision of the assertion verification, and the computer 100 performs the assertion verification based on the result decision in the determination timing. - 特許庁

レジスタ退避した内容が復旧される際、チェックコード検証回路７は、レジスタ群の特定レジスタに格納されたチェックコードを読出し、その正当性を検証し、検証結果が不正であれば、レジスタ退避復旧回路の故障が発生したと判断する。例文帳に追加

When the register-saved contents are restored, a check code verification circuit 7 reads out the check code stored in the specific register of the register group to verify the validity thereof, and if the verification is unsuccessful, determines a failure in the register saving and restoring circuit. - 特許庁

論理検証を行う回路に含まれる全ての階層のＨＤＬ記述を必要とせず、回路の大規模化に伴い大幅な記憶容量の増加を行う必要が無く、かつ、論理検証の時間を減少させることが可能な論理検証システムを提供する。例文帳に追加

To provide a logical verification system which does not need all hierarchy of HDL description included in a circuit of logical verification, also does not need extensive increase of storage capacity based on a large scale circuit, and can reduce time of the logical verification. - 特許庁

論理検証装置３は、第１及び第２の回路記述を入力して下位階層をブラックボックス化する下位階層ブラックボックス化部１と、下位階層をブラックボックス化された第１及び第２の回路記述を論理検証して、接続不正を検出する論理検証部２と、を備える。例文帳に追加

The logic verifying device 3 has a lower-layer black box constitution part 1 which constitutes the lower layer as the black box by inputting 1st and 2nd circuit descriptions and a logic verification part 2 which verifies the logic of the 1st and 2nd circuit descriptions in black box to detect illegal connection. - 特許庁

検証対象の回路図を入力し、全てのパワーダウンモードを包含した検証用パターンを入力した後、全回路図への論理シミュレーションを実行し、その論理検証の結果のファイルの作成・格納を行う（Ｓ１０１〜Ｓ１０３）。例文帳に追加

After circuit diagrams of a verification object were inputted and a verification pattern including all power-down modes was inputted, a logic simulation to the whole circuit diagrams is implemented and a file as a result of the logic verification is created and stored (S101-S103). - 特許庁

本発明による回路シミュレーション装置１０は、レイアウト後の論理回路１００に対する静的タイミング検証において、所定の環境条件下における遅延時間Ｔ_ｄを計算し、ホールド検証を実行する遅延時間検証部２５２と、レイアウト修正部２５３とを具備する。例文帳に追加

A circuit simulation device 10 includes: a delay time verifying part 252 for calculating a delay time T_d under a prescribed environmental condition concerning static timing verification with respect to a logical circuit 100 after layout, and performing hold verification; and a layout correcting part 253. - 特許庁

動作検証システム７０は、プロセッサ装置１１に搭載される第一回路基板４０と、第一回路基板４０の信号用入力コネクタ５０と動作検証用出力コネクタ５２を接続する動作検証用ケーブル７１と、パーソナルコンピュータ（ＰＣ）７２とを備える。例文帳に追加

An operation verification system 70 includes a first circuit board 40 mounted on the processor apparatus 11, an operation verification cable 71 for connecting a signal input connector 50 of the first circuit board 40 to an operation verification output connector 52, and a personal computer (PC) 72. - 特許庁

デジタル回路とアナログ回路とが混在する半導体集積回路において、アナログ回路の部分について、その入力の不一致の検証を確実に行うこと。例文帳に追加

To surely perform verification of non-coincidence of an input about an analog circuit in a semiconductor integrated circuit in which a digital circuit and the analog circuit exist mixedly. - 特許庁

非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。例文帳に追加

Codes described in the asynchronous circuit design language are converted to the hardware description language for synchronous circuit design, whereby function verifications in circuit design can be performed by a simulator on the market for synchronous circuits. - 特許庁

プロセッサ１１と独立し且つバス１５に接続され、外部周辺回路の動作を模擬して、検証対象回路１３へ周辺回路出力信号を出力する周辺回路シミュレータ２０を予め準備しておく。例文帳に追加

A peripheral circuit simulator 20 connected to the bus 15 independently of a processor 11 to simulate the action of the external peripheral circuit for outputting a peripheral circuit output signal to a verification objective circuit 13 is prepared. - 特許庁

設計検証ツール２１は、テストパターンを用いて、元の回路図で示される回路と、新しい回路図で示される回路とで出力値が異なる素子を特定する。例文帳に追加

A design verification tool 21 specifies an element whose output value is different between the circuit shown by an original circuit diagram and the circuit shown by the new circuit diagram by using a test pattern. - 特許庁

非同期回路設計言語で記述されたコードを同期回路設計用のハードウエア記述言語に変換することで、同期回路用の市販シミュレータで回路設計の機能検証を行うことが可能となる。例文帳に追加

The codes transformed into the standard HDL can be functionally verified by using commercially available simulators, which are originally developed for verifying synchronous circuit design. - 特許庁

アナログ回路とデジタル回路とが混在する回路を入力し（Ｓ１）、その回路中から論理検証すべきデジタルブロックを指定する（Ｓ２）。例文帳に追加

A circuit diagram, where an analog circuit and a digital circuit are mixed, is inputted (S1), and from among the circuits, a digital block of which is the logic is to be verified is designated (S2). - 特許庁

本発明は、半導体装置を構成する制御対象のブロック回路と、ブロック回路を制御する制御回路とを所定のフロアに配置し、制御回路の配置に対して良否判定を行う配置検証装置である。例文帳に追加

The arrangement verification apparatus arranges block circuits to be controlled comprising a semiconductor device and control circuits that control the block circuits over a predetermined floor and conducts a failure/no-failure test on the arrangement of the control circuits. - 特許庁

比較検証部は、論理回路データに基づく論理回路の接続関係と、レイアウトの接続関係との対応を比較検証し、論理回路データ、および、接続関係の各々に基づいて、論理回路の複数の素子をマージし、各々マージされた複数の素子の接続関係の対応を比較検証する。例文帳に追加

The comparison verification section compares and verifies correspondence to the connection relation to the logic circuit based on the logic circuit data and the connection relation to the layout, merges the logic circuit data with a plurality of elements of the logic circuit based on the respective connection relations and, compares and verifies correspondence to the connection relations to the plurality of respective merged elements. - 特許庁

論理回路検証データ生成装置１は、論理回路の入出力のタイミングが指定された入出力タイミング指定データ２３に基づいて、入力された検証ポイントデータ２５から検証ポイントのデータを検索して抽出する検証データ検索部４１と、入出力タイミング指定データ２３に基づいて、検証データ検索部４１により抽出された検証ポイントのデータにタイミングの情報を付加して整列して出力する検証データ整列部４２とを有する。例文帳に追加

The device 1 for creating logic circuit verification data comprises a verification data retrieval part 41 for retrieving and extracting, based on input and output timing designation data 23 designating an input and output timing of the logic circuit, data of verification points from input verification point data 25; and a verification data alignment part 42 for aligning and outputting the data of verification points extracted by the retrieval part 41 while adding information of timing. - 特許庁

所定の回路を表すＨＤＬ等による記述情報を用いてシミュレーションを行う装置であって、検証対象の回路を表す情報３１１と、この情報３１１によって表される検証対象の回路に対して接続され、検証対象回路との間で、自回路内で自動的に生成した検証用情報の入力又は出力を行うテストベクタ回路を表す情報３１２とを一体として記述情報３１を構成する。例文帳に追加

This device, which performs simulation by using description information by the HDL and the like representing a predetermined circuit, constructs description information 31 by integrating information 311 showing the verification objective circuit and information 312 showing a test vector circuit, which is connected to the verification objective circuit shown by the information 311 to input/output verification information automatically generated in its own circuit from/to the verification objective circuit, together. - 特許庁

論理検証方法は、（Ａ）ＨＤＬで記述された電圧発生回路用の論理モデル１０を提供するステップと、（Ｂ）その論理モデル１０を用いることによって、電圧発生回路２０を含む半導体集積回路の論理検証を実行するステップとを有する。例文帳に追加

This logic verification method comprises steps of (A) providing a logic model 10 for voltage generation circuit described in an HDL (hardware design language); and (B) executing logic verification of the semiconductor integrated circuit including a voltage generation circuit 20. - 特許庁

一実施例では、1つ又は複数のグリッドを用いて1つ又は複数の回路を検証する方法は、回路にアクセスする工程と、回路上で1つ又は複数の検証インスタンスを実行するための1つ又は複数のシードを生成する工程とを含む。例文帳に追加

To provide a method for verifying one or more circuits using one or more grids which includes processes of accessing the circuit(s) and generating one or more seeds for executing one or more verification instances on the circuit(s). - 特許庁

内部クロック信号を形成するクロック発生回路の複数通りの動作検証を高い精度で実現し、構成の簡素化を図りつつ、内部クロック信号発生回路の多様な性能を検証を可能にした半導体集積回路装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit device realizing a plurality of kinds of action verification for a clock generation circuit forming an internal clock signal and allowing verification for various kinds of performance of the internal clock signal generation circuit to be carried out while simplifying the structure. - 特許庁

レイアウトデータ抽出部(20)は、前記半導体集積回路のレイアウトデータから検証対象特定部(10)によって特定された検証対象箇所及び検証対象箇所のレイアウト修正の要否の検証に必要となる当該検証対象箇所に接続された電子デバイスを含むレイアウトデータを抽出する。例文帳に追加

The layout data extracting part (20) extracts the verification target place specified by the verification target specifying part (10) and layout data including an electronic device connected to the verification target place needed to verify the necessity of layout correction of the verification target place from the layout data of the semiconductor integrated circuit. - 特許庁

半導体集積回路のレイアウト検証装置は、半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、を具備する。例文帳に追加

The layout verification device for semiconductor integrated circuit comprises a layout extraction part which extracts a pattern related to elements and wiring formed on each layer from layout data of a semiconductor integrated circuit; and a layout verification part which verifies each directional distance of the element and wiring pattern extracted for each layer by the layout extraction part based on a design standard of the semiconductor circuit. - 特許庁

PLLブロックを有する回路をイベントドリブン方式の論理シミュレーション方法でタイミング検証を行う場合、ターゲットとなる回路に含まれるPLLブロック固有のジッタ値を遅延ライブラリーに記述し、タイミング検証により得られた結果にジッタ値を加算もしくは減算し、ターゲットとなる回路のSetup／Holdを満足するか否かでジッタ値を考慮したタイミング検証を行う段階を有する。例文帳に追加

When the timing of a circuit having a PLL block is verified by an event-driven type logic simulation method, a jitter value characteristic of the PLL block included in a target circuit is described in a delay library and added to or subtracted from the result obtained by timing verification, thereby performing the timing verification while the jitter value is taken into consideration according to whether the setup and hold of the target circuit are satisfied. - 特許庁

回路シミュレータのユーザが考案した素子モデルを回路シミュレータに容易に反映させて、開発中の集積回路に適した正確な回路検証を行うことを可能とし、それにより、短い期間で半導体集積回路の開発・生産を達成することを可能とする方法を提供する。例文帳に追加

To provide methods for attaining the development/manufacture of semiconductor integrated circuits in a short period by easily reflecting an element model devised by a user of a circuit simulator to the circuit simulator and performing accurate circuit verification suited to an integrated circuit in developing. - 特許庁

分周回路にテスト回路を追加することによりテストパタンを短縮化し、且つテスト動作時でもタイミング検証を可能にする分周回路によるテスト容易化方法及びテスト回路付き分周回路を提供する点にある。例文帳に追加

To obtain a method for facilitating tests by a frequency divider circuit that verifies a timing, even at test operation by adding a test circuit to the frequency divider circuit so as to reduce a test pattern and to obtain the frequency divider circuit with the test circuit. - 特許庁

設計者の検証処理を必要とせず、上位の機能記述レベルでの最適化を行い、合成される回路をゲートレベルでの最適化に比較し、回路機能に対応した回路規模の最適化の行える論理回路合成装置及び論理回路合成方法を提供する。例文帳に追加

To provide a device and method for synthesizing logic circuit by which the optimization of a circuit scale corresponding to circuit functions can be performed by performing optimization at a high-order function description level without requiring any verifying process of a designer and comparing a synthesized circuit with the optimization at a gate level. - 特許庁

論理回路教育システムは、論理回路の設計を行い当該論理回路の動作の検証を行うことによって論理回路の働きを把握させる論理回路教育システムにおいて、プログラム式論理形成手段３１と、論理観測制御手段３２からなる。例文帳に追加

This logic circuit education system consists of a program type logic forming means 31 and a logic observation control means 32 in the logic circuit education system which has the movement of the logic circuit recognized by executing the verification of the operation of the logic circuit by carrying to the designing of the logic circuit. - 特許庁

その後、前記回路図に対する回路シミュレーションを行うことにより、チップ内の部分的な寸法偏りを考慮した回路動作の検証を行う。例文帳に追加

Thereafter, the circuit operation verification taking a partial dimensional deviation in the chip into consideration is performed by performing the circuit simulation on the circuit diagram. - 特許庁

複数の電源系統を有する半導体集積回路の設計において、現実の回路構成に即した検証が実施可能な半導体集積回路の設計装置を提供する。例文帳に追加

To provide a design device for a semiconductor integrated circuit, allowing verification appropriate for a real circuit configuration, in designing the semiconductor integrated circuit having a plurality of power supply systems. - 特許庁

本発明は、機密保護を必要とする回路の機密を適切に保護しつつ、周辺回路を含めて回路の検証を行う画像処理装置及び画像処理方法に関する。例文帳に追加

To obtain an image processor which verifies circuitry including a peripheral circuit while protecting the secrecy of a circuit requiring security appropriately, and to provide an image processing method. - 特許庁

ソフトウェアによる部分的電源制御を行う半導体集積回路において、検証不足による不具合の発生を抑止することが出来るための半導体集積回路設計支援システム及び半導体集積回路を提供する。例文帳に追加

To provide a semiconductor integrated circuit design support system for restricting the occurrence of a fault due to insufficient examination concerning a semiconductor integrated circuit for performing partial power source control by software, and to provide the semiconductor integrated circuit. - 特許庁

人手による作業を行うことなく、比較元回路と、この比較元回路に、論理的に等価なフリップフロップが挿入された比較対象回路との論理等価検証を自動的に行うこと。例文帳に追加

To automatically perform logic equivalence verification between a comparison source circuit and a comparison target circuit wherein a logically equivalent flip-flop is inserted in the comparison source circuit without requiring manual work. - 特許庁

この擬似エラー信号発生回路３０は、メモリ回路の出力信号を設定信号に応じて変換して、自己テスト回路の動作検証に必要な擬似エラー信号を供給する。例文帳に追加

This pseudo error signal generating circuit 30 converts an output signal of the memory circuit in accordance with a setting signal, and supplies a pseudo error signal required for verifying operation of the self-test circuit. - 特許庁

これによりアナログ回路Ｃ２とディジタル回路Ｃ１を接続する配線経路と外部端子との間を選択的に接続し、両回路の単独動作と、配線経路の検証が可能となる。例文帳に追加

Thus, the wiring route for connecting the circuit C2 to the circuit C1 and the external terminal are selectively connected to verify an independent operation of both the circuits and the route. - 特許庁

被測定回路装置の動作と回路シミュレーションとの相互の比較検証が容易にでき、被測定回路装置の動作に問題点があればそれを速やかに確認することを可能にする。例文帳に追加

To easily perform mutual comparative verification between the operation of a circuit device to be measured and circuit simulation, and to quickly confirm a problem if the operation of the circuit device to be measured has the problem. - 特許庁