「回路検証」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

クロックック分周回路５は、検証対象のＲＡＭのカラム数Ｃｘの２倍にクロック信号を分周し、カラム数４のＲＡＭに対応して８分周信号ＥＮ１を、カラム数２のＲＡＭに対応して４分周信号ＥＮ２を生成する。例文帳に追加

A clock frequency-dividing circuit 5 frequency-divides the clock signal into frequencies of double of the number of columns Cx of a RAM to be verified, and generates a 1/8 frequency-dividing signal EN1 and a 1/4 frequency dividing signal EN2 respectively corresponding to a RAM of four columns and a RAM of two columns. - 特許庁

これに応答して無線タグ３０から競技タイムが送られると、リーダライタ１０は、変換回路１３にてＲＳ２３２Ｃ規格の競技タイム等（通信データ）をＵＳＢ規格の競技タイム等に変換し、そして、検証端末４０に競技タイムを送信する。例文帳に追加

When the competition time is sent from the radio tag 30 in response to the transmission request, the reader/writer 10 transforms the competition time and the like (communication data) of an RS232C standard into the competition time and the like of the USB standard by means of a transformation circuit 13 and transmits the competition time to the verification terminal 40. - 特許庁

論理検証モジュールは自身を区別するＩＤと共に読み出し要求とアドレスを送信装置に与え、送信装置は回路動作模擬装置に対して読み出し要求とアドレスを与えると同時にＩＤ記憶装置へ該ＩＤを記録する。例文帳に追加

The logic verification module gives an ID for identifying its own, a read request, and an address to the transmission device, while the transmission device gives the read request and the address to a circuit operation simulation device and stores the ID in the ID storage device at the same time. - 特許庁

ステップ５３における検証により、例えばステップ４４で生成されたネットリスト中のトランジスタから得られたドレイン電流が、データベース５２の結果と所定の範囲内で一致すれば、ステップ４５へと進んで回路シミュレーションが実行される。例文帳に追加

By the verification in a step 53, for instance, if drain current obtained from the transistor of the net list produced in a step 44 is matched to the result of the database 52 in a prescribed range, it is advanced to a step 45, and the circuit simulation is carried out. - 特許庁

半導体集積回路において、配線のばらつき方は配線層ごと異なるため、クロックパスで使用する配線層が異なると、クロックスキューを生じるため、配線層の違いによるばらつきの差を考慮したタイミング検証手法が必要である。例文帳に追加

To provide a timing verification method required in consideration of the difference of variation due to the difference of wiring layers since clock skew is generated when the ways of variation of wiring is different for every wiring layer, and the wiring layers to be used by a clock path are different in a semiconductor integrated circuit. - 特許庁

耐電圧試験実施時に使用する短絡接触子を備えた短絡板が結線装置に設けられ、そして、電気回路検証試験（シーケンス試験）時に使用する試験配線が容易に着脱できる接触子を結線装置に備える。例文帳に追加

A short circuit plate equipped with a short circuit contact for using at the withstand voltage test is fitted to the wire connection device, and a contact capable of easily attaching and detaching a test wire for using at the electrical circuit verification test (sequence test) is fitted to the wire connection device. - 特許庁

検証対象（１２）となる論理回路が有する複数のポートから所定の機能に対応するポートのグループを指示し、指示されたポートグループを構造体化してその構造体に対応するポートのデータを保持するためのキュー（１９）を作成する。例文帳に追加

A group of ports corresponding to a predetermined function is instructed from a plurality of ports belonging to a logic circuit to be a verification target (12), the instructed port group is structured, and a queue (19) for storing data of ports corresponding to the structure is created. - 特許庁

システム検証装置１００は、ターゲットボード１０１に、スイッチ回路１１１の設定をプログラム実行により行うスイッチ制御用マイクロコンピュータ１１０を実装し、ターゲットボード１０１上のスイッチ制御を遠隔地の端末１０４からソフトウェアによって制御する。例文帳に追加

In this system verification device 100, a microcomputer 110 for switch control for setting a switch circuit 111 by program execution is mounted on a target board 101, and switch control on the target board 101 is controlled by software from a terminal 104 at a remote place. - 特許庁

測定クロック周波数をクロック切替部２４０にて低速クロックに切り替えることで、クロック遅延を持つ高速位相回路部２１０についても機能検証を可能にし、またクロックを漸次可変にすることで、遅延量測定を行なう。例文帳に追加

A measurement clock frequency is switched to a low-speed clock by a clock switch 240, whereby even the function of the high-speed phase circuit 210 having a clock delay can be verified, and a clock is gradually changed so as to measure the amount of delay. - 特許庁

変数を含む入力データ（１０１）を基に、サイクル情報及び内部信号を有する第１の回路データを生成する動作合成部（６００）と、前記変数、前記サイクル情報及び前記内部信号の対応関係（６０１）を記憶する記憶手段とを有する動作合成検証装置が提供される。例文帳に追加

This operation composition verification device has: an operation composition part 600 generating first circuit data having cycle information and an internal signal on the basis of input data 101 including a variable; and a storage means storing correspondence 601 among the variable, the cycle information and the internal signal. - 特許庁

パリティエラーの検出をおこなうパリティチェック回路２０５は、命令リトライの実行を依頼すると命令リトライ機構によりプログラムが停止し、検証が中止されてしまう場合にはパリティエラーを検出しなかったものとし、命令リトライの実行を抑制する。例文帳に追加

If the request to execute the instruction retry will cause a program stop by an instruction retry mechanism, and if verification is canceled, a parity check circuit 205 for detecting a parity error assumes that no parity error has been detected to deter the execution of the instruction retry. - 特許庁

エントロピー符号化回路１１５により生成された符号化データの発生符号量に基づいて、前記生成した符号化データを復号化する場合の、復号化装置が有する符号化データを一時的に記憶する仮想バッファの占有量を検証する。例文帳に追加

Based on a generated code amount of encoded data generated by an entropy encoding circuit 115, an occupation amount of a virtual buffer for temporarily storing encoded data possessed by a decoding device when decoding the generated encoded data is verified. - 特許庁

非同期プロセッサ・コア（１１）はグローバル・クロックを不要とし、最小機能回路の自律的又は他律的な分散制御で動作するため、全ての素子と配線における最悪条件下のディレイを前提にした全動作点におけるタイミング設計と動作検証を行う必要がない。例文帳に追加

The asynchronous processor core (11) dispenses with a global clock and operates under autonomous or heteronomous distributed control of minimum functional circuits, so that it is not necessary to perform timing design and operation verification at any operating points on the assumption of delay under the worst conditions of all elements and wiring. - 特許庁

半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。例文帳に追加

To operationally verify whether or not a digital/analog converter built in a semiconductor integrated circuit can execute a normal digital/analog conversion action when using the digital/analog converter as a test signal generator for testing an analog/digital converter built in the semiconductor integrated circuit. - 特許庁

ハードウェアならではの同時動作によって発生し得る競合状態を想定した回路構成、具体的には、同時にリクエストが到着することを想定した優先付けが成されている回路構成を、ハードウェアプログラムから意味解釈によってカバレッジポイント群として抽出して、それらが論理シミュレーションによって活性化されたか否か、の百分率として測る検証装置により、達成できる。例文帳に追加

A verification apparatus extracts circuit configurations assuming a conflict state resulting from concurrent operation unique to hardware, specifically, circuit configurations having a priority setting assuming concurrent arrival of requests, from a hardware program as a group of coverage points by semantic interpretation, and measures whether they are activated by logical simulation in percentage. - 特許庁

このチャージシェアリング回路２４０は、放電イネーブル信号ＤＩＳに応答して、プログラム動作中供給されたプログラム電圧を有するワードラインのロードキャパシタと当該回路２４０のキャパシタ１１５とでチャージシェアリングして電荷損失なしでワードライン電圧をプログラム検証電圧に下げる。例文帳に追加

The charge sharing circuit 240 performs charge sharing by the load capacitor of a word line with a program voltage that is supplied during program operation and a capacitor 115 of the charge sharing circuit 240 in response to a discharge enable signal DIS and lowers a word line voltage to a program verification voltage without any charge loss. - 特許庁

回路のビヘイビア記述に対して回路のスケジュールを検証する方法は、スケジュールからループを含む可能性のある実行のスケジュールスレッドを選択し、ビヘイビア記述から対応するビヘイビアスレッドを識別し、スケジュールスレッド及びビヘイビアスレッドの無条件等価性を証明し、実行のすべてのスレッドについて以上を繰り返す。例文帳に追加

Concerning the method for verifying the schedule of the circuit corresponding to the behavior description of the circuit, the schedule thread of possible execution containing the loop is selected from the schedule, a correspondent behavior thread is identified out of the behavior description, the un-conditional equivalency of the schedule thread and the behavior thread is proved, and the operation is repeated concerning all the threads of execution. - 特許庁

パリティエラー発生指示回路７は、外部パリティエラー発生制御信号Ｓ２＝“１”とされ、システムソフトウエア検証時とされると、ＣＰＵ１からメモリ５内の擬似的にパリティエラーを発生すべきアドレスにアクセスが行われたときに、正常値を反転してなるエラー値のパリティビットＰＢを生成することをパリティビット生成回路８に指示する。例文帳に追加

A parity error generation instruction circuit 7 instructs, when an external pality error generation control signal S2 is "1" in system software verification, a parity bit generation circuit 8 to generate a parity bit PB of an error value obtained by inverting a normal value, when a CPU 1 accesses an address which should generate a parity error in a pseudo manner within a memory 5. - 特許庁

修正されたＨＤＬとゲートレベル論理回路との論理等価検証において、特定した差分箇所を包含する階層を自動生成することで、既存の論理合成実施単位に比べて回路規模の小さな単位で論理合成を実施することができ、再論理合成の実行時間等を短縮することができる。例文帳に追加

In the logical equivalence verification of the corrected HDL and the gate level logic circuit, the automatic generation of the hierarchy including the identified differential part can implement logic synthesis in circuit scale units smaller than existing logic synthesis implementation units to shorten the execution time and the like of logic resynthesis. - 特許庁

制御検証機構４４は、指定のレジスタに関するラダーシーケンス制御回路図を定義ファイル３６から取り込み、この回路図と編集ファイル４２から入力した各レジスタの変化状態とを照合し、この照合結果からシーケンスの動作網羅率を求めて、この結果を入出力装置４６に表示する。例文帳に追加

A control verification mechanism 44 takes in a ladder sequence control circuit drawing on the designated register from a definition file 36, collates the circuit drawing with the change state of the respective registers, which is inputted from the compilation file 42, obtains the operation covering rate of sequence from the collated result and displays the result on an input/output device 46. - 特許庁

ハードウェア記述言語を用いたデジアナ混載回路のシミュレーションにおいて、ハードウェア記述言語で記述されたアナログ回路モジュール間での信号伝達を、各モジュールの入出力端子を用いて行い、モジュール間の接続検証も含めた高速なデジアナ混載シミュレーションをハードウェア記述言語のみの単一言語、単一シミュレータで実現可能とする。例文帳に追加

To realize a fast digital/analog mixed simulation which includes connection verification between modules and performs signal transmission between analog circuit modules described in a hardware descriptive language by using input/output terminals of the respective modules, in the simulation of the digital/analog mixed circuit using the hardware descriptive language, with a single simulator and single language of only the hardware descriptive language. - 特許庁

９０゜位相差が生成できているかどうかを検証しながら出力し、従来回路で必要であったリミッティングアンプは必要とせず、入力信号の周波数が変わってもある程度の周波数範囲であれば９０゜位相差を確保することのできる９０゜位相差発生回路を提供する。例文帳に追加

To provide a 90° phase difference generating circuit capable of ensuring a 90° phase difference within some extent of a frequency range even when the frequency of an input signal is changed without the need for a limiting amplifier having been needed in circuits of prior arts by providing an output of an output signal while verifying whether or not the 90°phase difference can be produced. - 特許庁

テストパターンを用いた検査におけるフェイルの原因となる可能性のある内部回路の故障を初期被疑故障抽出手段１０２により初期被疑故障として抽出し、この初期被疑故障に対して故障検証手段１０４により故障シミュレーションを実施して検査における各フェイルの原因となる内部回路故障の候補を検出する。例文帳に追加

A failure of an internal circuit having a possibility of causing a failure in an inspection using a test pattern is extracted as a preliminary suspectable failure by a preliminary suspectable failure extraction means 102, and a failure simulation is executed to the preliminary suspectable failure by a failure certification means 104, to thereby detect candidates of the internal circuit failure causing each failure in the inspection. - 特許庁

半導体集積回路内部の複数の動作クロック１、２が所定の位相関係になるタイミングを位相関係検出回路により検出し、トリガー信号を出力して、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、前記トリガータイミングを基準とした相対タイミングとする。例文帳に追加

The timing when the plurality of operation clocks inside the semiconductor integrated circuit have a prescribed phase relation is detected by a phase relation detection circuit, and a trigger signal is outputted, and an input timing of a test pattern, a start timing of the verification program and a comparison timing with the expectation data are used as a relative timing based on a trigger timing. - 特許庁

ソフトウェアの命令動作をシミュレートする複数のプロセッサシミュレーションモデル（１０３）と、論理回路部をシミュレートする論理回路シミュレーションモデル（１０５）と、複数のプロセッサシミュレーションモデルを動的に切り替えるモデル切替手段（１０２）と、プロセッサシミュレーションモデルと論理回路シミュレーションモデルのシミュレーションを同期させる同期手段（１０４）とを備え、相互に作用を及ぼし合うプロセッサ部の命令動作と論理回路部の動作の検証を行う。例文帳に追加

The system is provided with plural processor simulation models 103 for simulating software instruction operation, a logical circuit simulation model 105 for simulating a logical circuit part, a model switching means 102 for dynamically switching plural processor simulation models 103, and a synchronizing means 104 for synchronizing the simulation of the processor simulation models 103 with that of the logical circuit simulation model 105. - 特許庁

ここに開示されるフラッシュメモリ装置は、プログラム区間の間、フラッシュメモリセルに書き込まれるデータに従ってデータラインを駆動する書き込みドライバと、プログラム検証区間の間、前記フラッシュメモリセルに貯蔵されたデータを感知増幅する感知増幅回路と、前記書き込みドライバの動作区間の間、前記データラインから前記感知増幅回路を電気的に絶縁させる絶縁回路とを含む。例文帳に追加

This flash memory device includes a write driver for driving a data line according to data to be written to a flash memory cell during a program period, a sense amplifier circuit for sensing and amplifying the data stored in the flash memory cell during a program verify period, and an isolation circuit for electrically isolating the sense amplifier circuit from the data line during an operation period of the write driver. - 特許庁

論理合成手段２は論理合成によってネットリスト１１を生成し、抽出手段３は生成したネットリスト１１から遅延情報と非同期回路部１３を抽出し、遅延情報加工手段４は遅延情報１２を加工して非同期回路部１３の誤動作発生期間を引き延ばし、シミュレーション手段５は加工した遅延情報を用いて非同期回路の検証を行うことで、誤動作を発見しやすくなる。例文帳に追加

Erroneous operation can be easily detected, when a logic synthesis means 2 generates the netlist 11 by logic synthesis, an extraction means 3 extracts delay information and an asynchronous circuit part 13 from the generated netlist, a delay information processing means 4 processes the delay information to prolong an erroneous operation occurrence term of the asynchronous circuit part 13, and a simulation means 5 verifies the asynchronous circuit by using the processed delay information. - 特許庁

液晶ドライバにおけるアナログ回路部を含む出力アンプの各出力端子からの出力電圧の配列状態を、第１状態(千鳥状態)とこの第１状態とは逆の第２状態(逆千鳥状態)との２つの状態に設定し、この２つの状態での消費電流値の差分値と基準値とを比較検証する。例文帳に追加

The sequence state of output voltage from each output terminal of a power amplifier containing analog circuit parts in liquid crystal driver is set in two states of a first state (staggered state) and a second state (inverse staggered state) inverse to the first state and a differential value and a reference value of the consumption current values in the two states are compared and verified. - 特許庁

実際に接続される論理回路の代わりにマスタモデルやスレーブモデルを使用する事で、複雑な設定無しで容易に動作を開始させる事が出来、しかも、転送開始時間を制御する事も可能となり、設計者が意図していなかった複雑な状況を発生させ、実際以上に厳しい条件での検証を行うことを可能とした。例文帳に追加

This logic verification method includes: easily starting an operation without carrying out any complicated setting by using a master model or a slave model instead of an actually connected logic circuit; controlling a transfer start time and generating complicated circumstances which are not intended by a designer; and carrying out verification under conditions which are severer than a real manner. - 特許庁

ネットリスト１とレイアウトパターンより抽出された寄生素子を含むネットリスト２とを照合する半導体集積回路のレイアウトパターン検証方法において、前記ネットリスト２から寄生素子を取り除いたネットリスト３を作成し、前記ネットリスト１と前記ネットリスト３を照合することにより、レイアウトパターンが前記ネットリスト１通りに作成されているかを判定する。例文帳に追加

In the semiconductor integrated circuit layout pattern verification method for collating a net list 1 with a net list 2 including a parasitic element extracted from a layout pattern, a net list 3 is prepared by removing the parasitic element from the net list 2 and the net list 1 is collated with the net list 3 to judge whether the layout pattern is prepared on the basis of the net list 1 or not. - 特許庁

インターフェイスは、テストインターフェイスを用いて組込みメモリマクロ設計の検証を可能にし、該テストインターフェイスはメモリマクロと別々のオンチップテスト回路を含むことにより、ハーフレートで狭いワードのテスタからの入力信号が、広いメモリマクロ入力／出力アーキテクチャ（「Ｉ／Ｏ」）の幅をわたってすべてのメモリマクロ動作を行なうことを可能にする。例文帳に追加

An interface enables verifying of incorporating memory-macro design using a test interface, the test interface enables that an input signal from a tester of a half rate and a narrow word performs all memory macro- operation over width of a wide memory-macro input/output architecture (I/O) by comprising an on-chip test circuit being separated from a memory-macro. - 特許庁

ＬＳＩチップの回路設計段階のタイミング検証工程１０４において、前工程であるるタイミング設計工程１０３との間における遅延時間の計算結果の誤差に起因するタイミングエラーが発見されたときに、タイミング設計工程１０３に戻ることなく、そのタイミングエラーを低減できるようにする。例文帳に追加

To reduce timing errors, without having the return to a timing design process 103 when, related to a timing validation process 104 in a circuit design stage for an LSI chip, the timing error is detected which is caused by a miscalculation result of a delay time, with respect to the timing design process 103 which is a previous process. - 特許庁

信頼性上のピーク電流制約により配線幅やビア数を調整する必要のある信号配線の数を最小限にすることができ、また再配置配線等の後戻りが発生せずに、ピーク電流制約を満足する半導体集積回路の信頼性検証方法及びレイアウト設計方法を提供する。例文帳に追加

To provide a reliability verification method and a layout design method for semiconductor integrated circuit, in which the number of signal lines needed for adjusting the wiring width or via number by peak current restriction in reliability can be minimized, and the peak current restriction can be satisfied without a back track such as wiring rearrangement. - 特許庁

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。例文帳に追加

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node. - 特許庁

デバッガ部４は信号入力部１４から入力した接続部分の信号またはマイクロコンピュータ８のエミュレーションメモリ９へのアクセスから信号出力部１５を制御してターゲット部３上の正常動作しない周辺回路部１０の代わりにマイクロコンピュータに信号を与えることでマイコンプログラムの検証を行う。例文帳に追加

A debugger 4 controls the part 15 from a signal of the connecting part which is inputted from the part 14 or the access of computer 8 to an emulation memory 9 and verifies a microcomputer program by giving a signal to the microcomputer instead of a peripheral circuit part 10 on the part 3 that does not operate normally. - 特許庁

まず、ダイオードを備えていないスタンダードセルを用いて半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置き換え、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。例文帳に追加

First, the semiconductor integrated circuit is designed by using the standard cell which does not comprise the diode, the standard cell near the standard cell which outputs an antenna error as a result of the verification of the antenna error is replaced with the standard cell which comprises the diode, and the diode is connected to the input terminal of the standard cell which outputs the antenna error. - 特許庁

半導体集積回路の自動配置配線方法は、概略配線において、配置まで終了した設計情報に基づき、ビア形状／個数を考慮しながら配線経路を決定するステップと、概略配線探索単位ごとに使用配線本数を見積もるステップと、その結果を検証するステップを備えるようにした。例文帳に追加

Automatic layout and wiring method of a semiconductor integrated circuit is provided with a step for deciding a wiring route, while a via shape and the number of vias are considered based on information, where layout design is terminated in outline wiring, a step for estimating the number of use wirings for each outline wiring search unit and a step for verifying the result. - 特許庁

また、回路検証装置１は、所定の計測ポイントついて、それぞれ対応するアサーション記述に変換するアサーション変換部１４と、データベースとアサーション記述に基づいて計測を行い得られたアサーション結果１１２とを受け取り、コードカバレッジ結果１１３を生成するコードカバレッジ結果伸長部１３とを有する。例文帳に追加

The circuit verification apparatus 1 also includes an assertion converting unit 14 configured to convert each of the predetermined measurement points to a corresponding assertion description and a code coverage result decompressing unit 13 configured to receive the database and an assertion result 112 obtained by performing measurement based on the assertion description and generate a code coverage result 113. - 特許庁

論理シミュレーション部４は論理接続情報記憶部１とテストベクトル記憶部２とＦＢライブラリ３との内容を基に実際の回路の動作を模倣し、通常の入力バッファの代わりに仮想入力端子付き入力バッファを用い、仮想入力端子付き入力バッファの仮想入力端子への入力を制御して端子のセットアップ及びホールドタイムを検証する。例文帳に追加

A logic simulation part 4 verifies the setup and hold time of a terminal by controlling the input to the virtual input terminal of the input buffer with virtual input terminal while using the input buffer with virtual input terminal in place of the ordinary input buffer by simulating the operation of a real circuit based on the contents in a logic connection information storage part 1, test vector storage part 2 and FB library 3. - 特許庁

入力パターンデータ２１に応じて、検証対象の画像処理回路１１により結果画像データを生成し、結果画像データ圧縮部５により、期待値画像データに対するのと同じ演算処理を行って、動画像の１ページ分ずつ、結果画像データよりもサイズの小さい結果画像圧縮データを生成する。例文帳に追加

A result image data compression part 5 performs the same arithmetic processing as that to the expected value image data to result image data generated by an image processing circuit 11 that is a verification object according to the input pattern data 21 to thereby generate result image compression data smaller in size than the result image data for each page of the moving image. - 特許庁

対応セル抽出手段９によりレイアウト側階層ネットリスト１３と回路側階層ネットリスト１４から対応セルを抽出して対応セルリストを作成し、対応する階層セル毎に階層ネット比較手段１０により比較し不一致があれば接続エラーとして比較検証結果４に出力する。例文帳に追加

A corresponding cell extracting means 9 extracts corresponding cells from the layout-side hierarchical net list 13 and circuit-side hierarchical net list 14 to generate a corresponding cell list and a hierarchical net comparing means 10 compares the corresponding hierarchical cells and outputs a connection error to a comparison verification result 4 if they do not match each other. - 特許庁

前記選択器回路は、さらに、電源の安全性と電池の寿命を保証するために、高電圧の電池から、並列に結合される低電圧の電池への内部電池の電流の流れを防ぐなどによって、独立して電力状況を検証し、ＰＭＵからの命令を無効にしたりする動作を行う。例文帳に追加

The selecting circuit, in addition, for ensuring the safety of the power source and a life of the battery, by preventing the flowing of a current of the internal battery from the battery of high voltage to the battery of low voltage connected in parallel and so on, independently verifies an electric power status, to perform the action of making invalid of a command from a PMU and so on. - 特許庁

そこで、アービタ２ａの内部信号からこれを判断し、期待値関数群部８、データ生成関数群部９では、この判断結果から、現在、記憶媒体バスモデル４にアクセスしているＩ／Ｆバスモデル５又は６の機能に対応して、回路２の検証に必要な期待値などのデータを生成する。例文帳に追加

Then this is determined from an internal signal of an arbiter 2a, and based on the result of this determination an expectation function group part 8 and a data creation function group part 9 create data such as the expectations needed for verification of the circuit 2 in a way that matches the function of the I/F bus model 5 or 6 currently accessing the storage medium bus model 4. - 特許庁

前記検出素子におけるアノ一ド端子の電位を、当該検出素子がリーク状態に至っている場合の電位である擬似リーク電位に設定することができる擬似リーク設定手段５と、前記擬似リーク設定手段５を動作させた場合に、リーク検出回路４が正常に動作することを検証する動作検知手段６がさらに備えられる。例文帳に追加

Further, the display device is equipped with a dummy leak setting means 5 capable of setting the potential at an anode terminal of the detecting element to a dummy leak potential which is a potential when the detecting element is in the leak state and an operation detecting means 6 of verifying that the leak detecting circuit 4 operates normally when the dummy leak setting means 5 is operated. - 特許庁

そして、ワード線を選択するXデコーダ４３０と、選択したメモリセルのデータを入出力するための経路を提供するYデコーダ４４０を有し、セル特性検査回路４５０からの制御信号で選択したメモリセルを該当プログラム検証電圧に対応するプログラム電圧を用いてプログラムする。例文帳に追加

Also, it includes an X-decoder 430 selecting a word line and a Y-decoder 440 providing a path for input/output data in the selected memory cell, and the selected memory cell is programmed by using a program voltage corresponding to the applicable program verifying voltage in accordance with the control signal from the cell characteristic inspection circuit 450. - 特許庁