「Gate structure」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

The semiconductor element comprises: the recessed channel region formed in a semiconductor substrate while containing the vertical type SOI channel structure which is formed in an active region and the element isolation structure defining the active region and is positioned at the side walls of the element isolation structure on both the sides in the longitudinal direction of the gate region; and a gate structure formed at the upper part of the recessed channel region of the gate region.例文帳に追加

半導体基板内に形成され、活性領域を画成する素子分離構造と活性領域内に形成され、ゲート領域の長手方向で両側の素子分離構造の側壁に位置した垂直型ＳＯＩチャンネル構造を含むリセスチャンネル領域と、ゲート領域のリセスチャンネル領域の上部に形成されるゲート構造物を含む半導体素子及びその製造方法。 - 特許庁

A switching TFT 201 formed within a pixel is formed into a multi-gate structure, which is a structure focusing on reduction of an off-current value.例文帳に追加

画素内に形成されるスイッチング用ＴＦＴ２０１はマルチゲート構造になっており、オフ電流値の低減に重点をおいた構造となっている。 - 特許庁

To provide a technique for improving reverse recovery characteristics with respect to a semiconductor element which has an insulating gate structure and a diode structure mixedly present on a semiconductor substrate.例文帳に追加

絶縁ゲート構造とダイオード構造が半導体基板に混在する半導体素子において、逆回復特性を改善する技術を提供すること。 - 特許庁

Because this structure is the dual work function structure, the conductive contacts are allowed to extend over the cap-free gate without being electrically connected thereto.例文帳に追加

この構造は、デュアル・ワーク・ファンクション構造であるため、導電コンタクトを、無キャップゲートに電気的に接続することなく、無キャップゲート上に延長させることができる。 - 特許庁

Because the structure is a dual work function structure, the conductive contact is allowed to extend over the cap-free gate without being electrically connected thereto.例文帳に追加

この構造は、デュアル・ワーク・ファンクション構造であるため、導電コンタクトを、無キャップゲートに電気的に接続することなく、無キャップゲート上に延長させることができる。 - 特許庁

A nonvolatile memory 6 employs the nonvolatile memory of a split gate structure constituted of the memory transistor part of an ONO structure and a selection transistor part selecting this.例文帳に追加

不揮発性メモリ（６）に、ＯＮＯ構造のメモリトランジスタ部とこれを選択する選択トランジスタ部から成るスプリットゲート構造の不揮発性メモリセルを採用する。 - 特許庁

To improve the avalanche resistance in the semiconductor device wherein semiconductor elements having a trench-gate structure are provided on a semiconductor substrate having a super-junction structure.例文帳に追加

スーパージャンクション構造を備えた半導体基板にトレンチゲート構造の半導体素子を設けた半導体装置において、アバランシェ耐量を向上する。 - 特許庁

A semiconductor device 100 comprises a main switching element 60 of a horizontal structure power insulated gate bipolar transistor (IGBT) and a heat sensitive element 70 of a horizontal structure thyristor.例文帳に追加

半導体装置１００は、横型構造のパワーＩＧＢＴである主スイッチング素子６０と横型構造のサイリスタである感熱素子７０とを備える。 - 特許庁

Preferably, the electron sources that shapes a cast structure with the fine holes at the gate insulation layer into cast structure coated with an alumina anode oxidized coating is formed by a carbon nanotube.例文帳に追加

好ましくは、ゲート絶縁層に細孔を設けた鋳型構造をアルミナ陽極酸化皮膜、鋳型構造に形成する電子源をカーボンナノチューブで構成する。 - 特許庁

The self-aligned field-effect transistor structure includes: an active region arranged on a substrate; an uneven gate insulating pattern arranged on the active region; and a gate electrode self aligned by the gate insulating pattern and arranged on the inner space of the gate insulating pattern.例文帳に追加

本発明の実施形態による自己整列電界効果トランジスタ構造体は、基板上に配置された活性領域と、活性領域上に配置された凹凸型のゲート絶縁パターンと、ゲート絶縁パターンによって自己整列されてゲート絶縁パターンの内部空間に配置されたゲート電極と、を含む。 - 特許庁

This non-volatile semiconductor storage device (memory transistor) 400 is a non-volatile semiconductor storage device with a split gate structure and has a source 16, drain 14, gate insulating layer 26, floating gate 40, intermediate insulating layer 50 functioning as a tunnel insulating layer, and control gate 36.例文帳に追加

不揮発性半導体記憶装置（メモリトランジスタ）４００は、スプリットゲート構造の不揮発性半導体記憶装置であって、ソース１６、ドレイン１４、ゲート絶縁層２６、フローティングゲート４０、トンネル絶縁層として機能する中間絶縁層５０およびコントロールゲート３６を有する。 - 特許庁

A gate electrode 4c of the read transistor RTr is shared among a plurality of memory cells MC arrayed in a predetermined direction, and the gate electrode 4c is parted into a plurality of gate electrodes 10 which have an element isolation structure 2 being a stress relaxing structure for relaxing stress acting on an annular active region 3a and each have a gate length of ≤100 μm.例文帳に追加

リードトランジスタＲＴｒのゲート電極４ｃは、所定方向に並ぶ複数のメモリセルＭＣに共有されており、ゲート電極４ｃは、素子分離構造２が環状の活性領域３ａに及ぼす応力を緩和する応力緩和構造であって、各々ゲート長が１００μｍ以下である複数のゲート電極１０に分断されている。 - 特許庁

To provide a shift lock structure of gate type AT shift lever capable of shift-locking strongly and steadily.例文帳に追加

強固で安定したシフトロックを行うことのできるゲート式ＡＴシフトレバーのシフトロック構造を提供する。 - 特許庁

To provide a vehicle passage crossing gate that can smoothly perform a release operation with simple and compact structure.例文帳に追加

簡易かつコンパクトな構成で円滑にリリース動作を行うことが可能な車両通行遮断機を提供する。 - 特許庁

To provide a gate structure for improvement in device performance in a metal oxide film semiconductor field-effect transistor.例文帳に追加

金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。 - 特許庁

To provide a semiconductor device which is capable of achieving a normally off operation and has an insulating gate structure having a low on-resistance.例文帳に追加

ノーマリーオフ動作を実現でき且つ低オン抵抗な絶縁ゲート構造の半導体装置を提供する。 - 特許庁

Further, Q40 may be made to be a double gate structure, thereby enabling the restriction of the current consumption of the shift register and the stabilization of operation thereof.例文帳に追加

これにより、シフトレジスタの消費電流を抑制するとともに動作を安定させることができる。 - 特許庁

MANUFACTURING METHOD OF NON-VOLATILE MEMORY DEVICE INCLUDING SELF-ALIGNED GATE STRUCTURE AND NON-VOLATILE MEMORY APPARATUS THEREBY例文帳に追加

自己整列されたゲート構造を含む不揮発性メモリ装置の製造方法及びこれによる不揮発性メモリ装置 - 特許庁

To provide a self-aligned field-effect transistor structure having a self-aligned gate electrode and a source-drain.例文帳に追加

自己整列ゲート電極及びソース/ドレーンを有する自己整列電界効果トランジスタ構造体を提供する。 - 特許庁

At detection of abnormalities, the gate intercepting MOS 4 is set to ON state, and the MOS structure goes to OFF state.例文帳に追加

異常検出時には、ゲート遮断ＭＯＳ４はオン状態であり、前記ＭＯＳ構造がオフ状態となる。 - 特許庁

To form an impurity region having an LDD structure, only through a one-time ion implantation step, without forming a gate spacer film.例文帳に追加

ゲートスペーサ膜を形成せずに１回のイオン注入工程のみでLDD構造の不純物領域を形成する。 - 特許庁

A MOS gate structure is formed at the topmost part of the pylon, and current is made to conduct to the pylon by it.例文帳に追加

ＭＯＳゲート構造が、パイロンの最上部に形成され、パイロンに電流を導通させるようになっている。 - 特許庁

A MOS gate structure is formed on the front surface of an FZ wafer 10, and then the back surface of the FZ wafer 10 is ground.例文帳に追加

ＦＺウェハのおもて面に、ＭＯＳゲート構造を形成した後に、ＦＺウェハ１０の裏面を研削する。 - 特許庁

In this device, the second gate insulating layer has a structure in which a part of a third layer made of a silicon oxide layer is removed.例文帳に追加

第２のゲート絶縁層は、酸化シリコン層からなる第３層の一部が除去された構造をとる。 - 特許庁

EEPROM HAVING SINGLE GATE STRUCTURE, METHOD FOR OPERATING SAME, AND METHOD FOR MANUFACTURING SAME例文帳に追加

単一ゲート構造を有するＥＥＰＲＯＭ、該ＥＥＰＲＯＭの動作方法及び該ＥＥＰＲＯＭの製造方法 - 特許庁

To reduce the threshold voltage of an MIS type gate structure in a semiconductor device using a gallium nitride (GaN).例文帳に追加

窒化ガリウム（ＧａＮ）を利用する半導体装置において、ＭＩＳ型のゲート構造の閾値電圧を低減すること。 - 特許庁

To provide a semiconductor device having a high-k film/Ge gate stack structure with satisfactory electric properties.例文帳に追加

電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供する。 - 特許庁

To provide a semiconductor device having an FUSI structure having a uniform composition without depending on a gate width.例文帳に追加

ゲート幅に依存することなく、均一な組成を持つＦＵＳＩ構造を有する半導体装置を提供する。 - 特許庁

To realize a planar gate structure IGBT capable of raising the breakdown voltage and of lowering the on voltage.例文帳に追加

耐圧を高めることができ、オン電圧を低くすることができるプレーナゲート構造のＩＧＢＴを実現する。 - 特許庁

A trench structure is provided on each side of the channel region to form second gate electrodes 106a and 106b.例文帳に追加

チャネル領域１０４の両側にトレンチ構造を設け、第２ゲート電極１０６ａ、１０６ｂを形成する。 - 特許庁

To obtain a method for manufacturing a semiconductor device for shallowly forming the extension region of a transistor in insulation gate structure.例文帳に追加

絶縁ゲート構造のトランジスタのエクステンション領域を浅く形成可能な半導体装置の製造方法を得る。 - 特許庁

METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DUAL-GATE STRUCTURE AND SEMICONDUCTOR DEVICE MANUFACTURED BY THE METHOD例文帳に追加

デュアルゲート構造を有する半導体装置の製造方法、およびその方法により製造された半導体装置 - 特許庁

The two source-drain electrodes are sandwiched by the insulating substrate and the gate insulating film even in an inverse stagger structure.例文帳に追加

逆スタガー型構造においてもソース／ドレイン電極を絶縁性基板とゲート絶縁膜とで挟む構成とする。 - 特許庁

Moreover, in this structure, side surface of the projection of the substrate under both right and left ends of the gate electrode is formed as the offset region.例文帳に追加

さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。 - 特許庁

To realize a structure in which piping by a seepage flow in a culvert section in a trough gate and a trough pipe is interrupted surely.例文帳に追加

樋門・樋管のカルバート部における浸透流によるパイピングを確実に遮断する構造を実現する。 - 特許庁

To measure a film thickness in complicated structure such as film thickness on a gate of a transistor, after CMP (Chemical Mechanical Polishing).例文帳に追加

ＣＭＰ研磨後において、トランジスタのゲート上膜厚などの複雑な構造の膜厚計測を可能にする。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate, a tunnel oxide film formed on one region of the semiconductor substrate, the floating gate of a trench structure formed on the tunnel oxide film, a control gate formed in the internal space of the trench structure of the floating gate, and an insulating film between the gates formed between the floating gate and the control gate.例文帳に追加

本発明に係る不揮発性メモリ素子は、半導体基板と、前記半導体基板の一領域上に形成されるトンネル酸化膜と、前記トンネル酸化膜上に形成されるトレンチ構造の浮遊ゲートと、前記浮遊ゲートのトレンチ構造の内部空間に形成される制御ゲートと、前記浮遊ゲートと制御ゲートの間に形成されるゲート間の絶縁膜とを含んで構成されることを特徴とする。 - 特許庁

The method for fablicating the Multiple Gate Field Effect transistor structure includes the steps of preparing the SOI type substrate having at least one active semiconductor layer, the buried insulator and a carrier substrate, and forming from the semiconductor layer the fin-like structure on the insulator layer, the fin-like structure forming a region for the transistor channel of the Multiple Gate Field Effect transistor structure.例文帳に追加

該方法は、少なくとも１つの活性半導体層、埋込み絶縁体、およびキャリア基板を含むＳＯＩ型基板を用意するステップと、複数ゲート電界効果トランジスタ構造のトランジスタチャネルのための領域を形成するフィン状構造を、半導体層から前記絶縁体層上に形成するステップとを含む。 - 特許庁

The semiconductor device has an MOS gate structure comprising an N^- drift layer 1, a field stop layer 3, a P collector layer 4, a collector electrode 9, a P base layer 2, an N^+ emitter region 8, a gate insulating film 6, and a gate electrode 7, and an emitter electrode 5.例文帳に追加

半導体装置は、Ｎ^-ドリフト層１、フィールドストップ層３、Ｐコレクタ層４、コレクタ電極９、Ｐベース層２、Ｎ^+エミッタ領域８、ゲート絶縁膜６とゲート電極７とからなるＭＯＳゲート構造、エミッタ電極５を備える。 - 特許庁

The photosensor has a structure wherein a first double-gate photosensor PSA, a second double-gate photosensor PSB, and a third double-gate photosensor PSC are arrayed flatly and two-dimensionally on one face side of a transparent insulating substrate SUB.例文帳に追加

フォトセンサは、透明な絶縁性基板ＳＵＢの一面側に、第１のダブルゲート型フォトセンサＰＳＡと、第２のダブルゲート型フォトセンサＰＳＢと、第３のダブルゲート型フォトセンサＰＳＣと、が平面的に２次元配列された構成を有している。 - 特許庁

To provide an insulating gate type semiconductor device which can reduce a variation in gate threshold voltage even in a trench type IGBT structure in which cell units provided with trench gate structures are uniformly scattered and disposed in an active region.例文帳に追加

トレンチゲート構造を備えるセルユニットが活性領域中に均等に分散配置されるトレンチ型ＩＧＢＴの構造においても、ゲート閾値電圧のバラツキを小さくすることのできる絶縁ゲート型半導体装置を提供すること。 - 特許庁

A gate insulation film 13 is formed on the channel region 12 of a first conductivity (P type or N type) semiconductor layer 11, and a gate electrode 14 of polycide structure including a silicide layer 19 is formed on the gate insulation film 13.例文帳に追加

第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上にシリサイド層１９を含むポリサイド構造のゲート電極１４が構成されている。 - 特許庁

This insulated gate FET has a structure that the GaN-based semiconductor thermal oxide film and an insulation film are formed in sequence in a gate electrode formation area on a GaN-based semiconductor, and a gate electrode is formed thereon.例文帳に追加

ＧａＮ系半導体上のゲート電極形成領域にＧａＮ系半導体の熱酸化膜と絶縁膜とが順に形成され、その上にゲート電極が形成されてなる構造を有する絶縁ゲート型ＦＥＴとする。 - 特許庁

This structure may include a field effect transistor (FET) having a substantially cap-free gate 108 and conductive contacts 134, 170 to a diffusion 116 adjacent to the cap-free gate, wherein the conductive contacts are borderless to the gate.例文帳に追加

この構造は、実質的に無キャップのゲート１０８と、無キャップのゲートに隣接する拡散部１１６への導電コンタクト１３４，１７０とを備え、導電コンタクトは、ゲートに対しボーダレスである電界効果トランジスタ（ＦＥＴ）を含むことができる。 - 特許庁

The predetermined depth corresponds to a difference of thickness between the gate insulating film 25 and the gate insulating film 15, and the upper surfaces of the silicide layers 23A, 24A have structure higher than an interference between the second region of the substrate 11 and the gate insulating film 25.例文帳に追加

所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 - 特許庁