「Gate structure」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

To provide an insulated gate drive circuit of a switching element where unnecessary vibration due to input capacity is prevented and drive loss accompanying a high frequency can be reduced in the gate drive circuit of the switching element having a MOS gate structure.例文帳に追加

ＭＯＳゲート構造を有するスイッチング素子のゲート駆動回路において、入力容量に起因する不要振動を防止し、高周波化に伴う駆動損失の低減を可能とするスイッチング素子のゲート駆動回路を絶縁型にて構成すること。 - 特許庁

To provide a nonvolatile semiconductor memory with a structure using an island-shaped semiconductor that can enlarge the capacitance between a floating-gate and a control gate, while reducing a parasitic capacitance between a control gate and an island-shaped semiconductor.例文帳に追加

浮遊ゲートと制御ゲート間の容量を大きくすることができるとともに、かつ制御ゲートと島状半導体間の寄生容量を低減する、島状半導体を用いた構造を持つ不揮発性半導体メモリ、およびその製造方法を提供する。 - 特許庁

A semiconductor device is equipped with a gate electrode formed on a silicon substrate 11 through the intermediary of a gate insulating film 12, where the gate insulating film 12 is formed of silicon oxide nitride film of one-layered structure where oxygen atoms are mixed and distributed in nitrogen atoms.例文帳に追加

シリコン基板１１上にゲート絶縁膜１２を介してゲート電極を有する半導体装置において、ゲート絶縁膜１２を、酸素原子が窒素原子に分布・混入した１層構造のシリコン酸化窒化膜１７により形成した。 - 特許庁

To provide a liquid crystal display, having a GIP (Gate-In-Panel) structure, where a static protection circuit of signal lines for applying various signals from a timing controller to a GIP-gate driver is formed, on the side of a GIP dummy gate driver, and thereby can secure a seal margin.例文帳に追加

タイミングコントローラからＧＩＰゲートドライバに各種信号を印加する信号ラインの静電気防止回路部を、ＧＩＰダミーゲートドライバの側に形成し、シールマージンを確保することができるＧＩＰ構造の液晶表示装置を提供する。 - 特許庁

The nonvolatile semiconductor storage has: a control gate and a floating gate 3; an erasure gate 10 that opposes an upper surface FUS of the floating gate 3; a first element separation structure 6-1, having a first projecting section PR1 projecting from a semiconductor substrate 1; and a second element separation structure 6-2 having a second projecting section PR2 projecting from the semiconductor substrate 1.例文帳に追加

不揮発性半導体記憶装置は、コントロールゲート及びフローティングゲート３と、フローティングゲート３の上面ＦＵＳと対向する消去ゲート１０と、半導体基板１から突出する第１突出部ＰＲ１を有する第１素子分離構造６−１と、半導体基板１から突出する第２突出部ＰＲ２を有する第２素子分離構造６−２と、を備える。 - 特許庁

At an end in the row direction of a cell array of NAND cells in which selection gate transistors having a stacked gate structure are connected in series to a plurality of memory cell transistors having a stacked gate structure on a semiconductor substrate 30 of an NAND type flash memory, an STI region 20 is formed in the column direction, and dummy NAND cells are formed at an end portion in the row direction.例文帳に追加

NAND型フラッシュメモリの半導体基板30上に積層ゲート構造を有する複数のメモリセルトランジスタに直列に積層ゲート構造を有する選択ゲートトランジスタを接続したNANDセルのセルアレイの行方向端には列方向にSTI 領域20が形成され、行方向端部にダミー用NANDセルが形成されている。 - 特許庁

A guard ring structure having the same structures as the trench 5, the channel layer 6, and the second gate layer 7, is formed at the periphery of a cell having the trench 5 formed therein, and members 3a, 3b, 3c, 32 and 42 in the structure corresponding to the first gate layer 3 and the second gate layer 7 are in electrical floating states.例文帳に追加

トレンチ５を形成したセル部の外周部において、セル部でのトレンチ５、チャネル層６、第２のゲート層７と同様な構造を有するガードリング構造体が形成され、かつ、この構造体での第１のゲート層３および第２のゲート層７に対応する部材３ａ，３ｂ，３ｃ，３２，４２は電気的にフローティング状態となっている。 - 特許庁

Gate length after etching is made uniform in the wafer plane by controlling the wafer processing direction when the underlying structure of the gate electrode is formed according to a model expression of gate dimensions (or controlling dose for every shot at the time of resist transfer formation in an exposure device while taking account of the underlying structure of isolation).例文帳に追加

すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。 - 特許庁

For example, in the manufacture of a transistor with a bottom-gate and bottom-contact structure, a three-layer structure and two-step etching are employed for forming a conduction layer of a source and a drain.例文帳に追加

例えば、ボトムゲート・ボトムコンタクト構造のトランジスタを作製するに際して、ソースとドレインを構成する導電層を３層の積層構造とし、２段階のエッチングを行う。 - 特許庁

To provide a semiconductor device that strikes a balance between control of a work function and thinned EOT, the device using a metal electrode/High-k film structure as a gate structure.例文帳に追加

ゲート構造としてメタル電極／Ｈｉｇｈ−ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させる。 - 特許庁

For example, in manufacture of a transistor with a bottom gate and bottom contact structure, three-step etching is performed on a conductive layer with a three-layer structure that forms a source and a drain.例文帳に追加

例えば、ボトムゲート・ボトムコンタクト構造のトランジスタを作製するに際して、ソースとドレインを構成する導電層を３層の積層構造とし、３段階のエッチングを行う。 - 特許庁

FORMATION METHOD OF POSITION-CONTROLLED QUANTUM DOT OF NITRIDE SEMICONDUCTOR IN DROPLET EPITAXY, QUANTUM BIT ELEMENT STRUCTURE IN QUANTUM COMPUTER AND QUANTUM CORRELATION GATE ELEMENT STRUCTURE例文帳に追加

位置制御された液滴エピタキシーによる窒化物半導体の量子ドットの形成方法、量子コンピュータにおける量子ビット素子構造および量子相関ゲート素子構造 - 特許庁

To provide a fabrication process of a semiconductor device in which an SOI structure having a back gate electrode, and an ordinary SOI structure are formed on the same semiconductor substrate.例文帳に追加

バックゲート電極を有するＳＯＩ構造と、通常のＳＯＩ構造とを同一の半導体基板に形成可能な半導体装置の製造方法を提供する。 - 特許庁

One cell transistor having an SIS structure and two cell transistors having an SONOS structure are formed in a 2bit cell transistor having one common gate electrode.例文帳に追加

ＳＩＳ構造を有する一つのセルトランジスタとＳＯＮＯＳ構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する２ｂｉｔセルトランジスタに形成する。 - 特許庁

To provide an installing structure of an overturning preventive metal fitting in an extensible/contractible gate door capable of surely installing the overturning preventive metal fitting, having a simple structure and easy in installation and removal.例文帳に追加

転倒防止金具を確実に取り付けることができ、しかも構造が簡単で、取り付け取り外しも容易な伸縮門扉における転倒防止金具の取付構造。 - 特許庁

Then the peripheral structure of an FE gate stack 54 is formed by isolating a plurality of device areas on the substrate 42 from each other and the structure is etched for forming an opening having a width L1 so as to expose the substrate 42 in a gate area.例文帳に追加

次に基板上の複数のデバイス領域を隔離して、ＦＥゲートスタック５４周囲構造体を形成し、ゲート領域中で基板を露出するように幅Ｌ１の開口部を形成するためにＦＥゲートスタック周囲構造体をエッチングする。 - 特許庁

A second MOS transistor pair includes third and fourth MOS transistors, has a similar structure to the first MOS transistor pair, and has an H-shaped gate electrode structure in which each end of four gate electrodes is connected by a connection conductor.例文帳に追加

第２のＭＯＳトランジスタ対は、第３及び第４のＭＯＳトランジスタを備え、第１のＭＯＳトランジスタ対と同様の構成を有し、４本のゲート電極の各一端を接続導体により接続してなるＨ字形状のゲート電極構造を有する。 - 特許庁

An oxide semiconductor reduces oxygen omission from a channel material, by narrowing the regions producing oxygen omission, when imparting current supply capability of channel width and channel length equivalent to a single gate structure by using the multi-gate structure.例文帳に追加

酸化物半導体においてマルチゲート構造を用いることで、シングルゲート構造と同等のチャネル幅、チャネル長の電流供給能力を持たせる際に、酸素抜けが生ずる領域を狭め、チャネル材料からの酸素抜けを低減することができる。 - 特許庁

The circuit board 1 is constituted by providing a first thin film transistor 3 constituted in a top gate structure provided with a p-type organic semiconductor layer 33, and a second thin film transistor 4 constituted in a bottom gate structure provided with an n-type organic semiconductor layer 45 on the same substrate 2.例文帳に追加

回路基板１は、有機半導体層を備えるトップゲート構造の第１の薄膜トランジスタ３と、有機半導体層を備えるボトムゲート構造の第２の薄膜トランジスタ４とが、同一基板２上に設けられてなるものである。 - 特許庁

To obtain a semiconductor device having a dual gate electrode structure in which lowering in conductivity of a gate electrode is suppressed by suppressing interdiffusion of impurities in the gate electrode between an N channel region and a P channel region and a low resistance gate electrode capable of suppressing lowering in the operating speed of a device can be formed.例文帳に追加

デュアルゲート電極構造を有する半導体装置において、Ｎチャネル領域とＰチャネル領域との間のゲート電極中不純物の相互拡散を抑えることによって、ゲート電極の導電率低下を抑制し、デバイスの動作速度の低下を抑える低抵抗ゲート電極を形成する。 - 特許庁

To provide a semiconductor device having a structure using a film having a high dielectric constant as a gate insulation film which can suppress the deterioration of characteristics and reliability due to the formation of defects and trap sites, by suppressing the reaction between the gate insulation film consisting of the film having a high dielectric constant and a gate electrode and the diffusion of dopants into the gate insulation film.例文帳に追加

ゲート絶縁膜として高誘電率膜を用いる構造において、高誘電率膜からなるゲート絶縁膜とゲート電極との反応やゲート絶縁膜への不純物の拡散を抑制し欠陥やトラップサイトの形成に起因する特性や信頼性の低下を抑制することができる半導体装置の提供。 - 特許庁

In a CMOS of a dual-gate structure, a surface channel type PMOS whose gate electrode is formed with a P+ type poly-silicon film, is characterized in that arsenic or antimony is doped into the substrate under the gate electrode and nitrogen whose peak concentration is 2×1021/cm3 or more is doped into the gate oxide.例文帳に追加

デュアルゲート構造のＣＭＯＳにおいて、ゲート電極がＰ^＋型ポリシリコン膜で形成された表面チャネル型のＰＭＯＳを、そのゲート電極下の基板中にヒ素もしくはアンチモンが導入され、ゲート酸化膜に窒素がピーク濃度で２×１０^２１／ｃｍ^３以上導入されたもので構成する。 - 特許庁

Gate wiring 40 has a two layer structure that includes lower gate wiring 40a formed of the same material as a pixel electrode 70 and located on the same layer as the pixel electrode 70 and upper gate wiring 40b laminated on the lower gate wiring 40b and formed of a material with higher electrical conductivity than that of a transparent conductive material.例文帳に追加

ゲート配線４０は、画素電極７０と同じ材料で形成され且つ画素電極７０と同じ層に位置する下ゲート配線４０ａと、当該下ゲート配線４０ｂに積層され、透明導電材料よりも導電率の高い材料で形成された上ゲート配線４０ｂと、を含む２層構造を有している。 - 特許庁

The TFT element has a top gate structure in which a gate electrode layer 17 is arranged on a channel region, a TFT channel is protected by the gate electrode, and the TFT element is never turned ON by a back gate effect even if a potential varies corresponding to the output of the sensor discrete electrode so that the TFT element can be set stable in characteristics.例文帳に追加

ＴＦＴ素子のゲート電極層１７をチャネル領域の上に配置するトップゲート構造として、ＴＦＴチャネル部をゲート電極で保護し、センサ個別電極の出力に応じた電位変動があっても、ＴＦＴ素子がバックゲート効果によりＯＮすることなく、安定したＴＦＴ特性を得る。 - 特許庁

The chip structure 40 comprises a cell 20 of IGBT including a collector C, an emitter E and a gate G, a Zener diode 25 allocated at least between the collector and gate, a collector electrode 30 connected to the collector or a gate electrode 32 connected to the gate, and a diode electrode 36 connected to the Zener diode.例文帳に追加

チップ構造４０は、コレクタＣ、エミッタＥ及びゲートＧを含むＩＧＢＴのセル２０と；少なくともコレクタとゲートとの間に配置されたツェナーダイオード２５と；コレクタに接続されたコレクタ電極３０又はゲートに接続されたゲート電極３２と；ツェナーダイオードに接続されたダイオード電極３６と；を含む。 - 特許庁

The memory cell has a self-aligned two-layer gate structure which is formed on a semiconductor substrate 101 and comprises a gate insulation film 2, a first conductor 3 which becomes the floating gate layer, a second conductor 7 which becomes the control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

メモリセルは、半導体基板１０１上に形成された、ゲート絶縁膜２と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と第２の導電体を電気的に絶縁する絶縁膜６からなる自己整合的な二層ゲート構造を有する。 - 特許庁

By applying a second gate electrode film 44 to a gate electrode film of logic circuits 39, 41, and 43 and to a control gate electrode film in the nonvolatile memory 47, the heat treatment after formation of the second gate electrode film decreases comparatively, and a structure more suitable for microfabrication of a transistor constituting the logic circuits can be obtained.例文帳に追加

第２のゲート電極膜４４を論理回路３９，４１、４３のゲート電極膜及び不揮発性メモリ４７における制御ゲート電極膜に適用することにより、第２のゲート電極膜形成後の熱処理が比較的少なくなり、論理回路を構成するトランジスタの微細化により適した構造になる。 - 特許庁

After ions are implanted into the source and drain of the PMOS transistor, the PMOS gate structure is masked to etch the NMOS sidewall structure 102 into a reduced thickness, while leaving the PMOS sidewall structure 101 unchanged.例文帳に追加

ＰＭＯＳトランジスタのソース、ドレイン注入後、ＰＭＯＳゲート構造がマスキングされて、ＮＭＯＳ側壁構造（１０２）がエッチングされて厚みが減少する一方、ＰＭＯＳ側壁構造（１０１）は変化しないまま残る。 - 特許庁

To provide a method for manufacturing a semiconductor device, capable of preventing cut of an element isolation film in a process of forming a dual work function structure such as a dual metal gate structure and a dual High-k structure.例文帳に追加

デュアルメタルゲート構造およびデュアルＨｉｇｈ−ｋ構造などのデュアル仕事関数構造の形成プロセスにおける素子分離膜の削れを防止することができる半導体装置の製造方法を提供する。 - 特許庁

To provide an organic thin film transistor capable of allowing a much more current to flow by controlling by means of a double gate structure.例文帳に追加

ダブルゲート構造にすることにより、より多くの電流を制御して流すことができる有機薄膜トランジスタを提供する。 - 特許庁

To provide a raw material discharging gate having structure capable of smoothly discharging the raw material even in a small amount of discharge.例文帳に追加

少量切出しにおいても原料を円滑に切り出すことができる構造を有する原料排出ゲートを提供する。 - 特許庁

To provide a gate valve certainly preventing a by-product from adhering to a seal portion, and having high reliability with a simple structure.例文帳に追加

シール部に副生成物が付着することを確実に阻止し、簡単な構成で信頼性の高いゲートバルブを提供する。 - 特許庁

To provide a structure and a method for reducing overlapping capaci tance between a gate and source/drain in a MOSFET element.例文帳に追加

ＭＯＳＦＥＴ素子において、ゲートとソース／ドレインとの間のオーバラップ・キャパシタンスを低減する構造及び方法を提供すること。 - 特許庁

To provide a fastening structure for a gate which can easily prevent a shaft member from coming off by detecting the looseness of a fastening part in advance.例文帳に追加

締結部分の緩みを事前に察知し、軸部材が外れることを容易に防止できるゲートの締結構造を提案する。 - 特許庁

The selecting transistor has a function of flowing a current that passes through the chalcogenide structure 42 when enabled by a gate voltage.例文帳に追加

選択トランジスタはゲート電圧により有効となったときカルコゲニド構造４２を通過する電流を流す機能を有する。 - 特許庁

A semiconductor integrated circuit has a cell arranging structure in which a plurality of gate array regions GA is dispersedly arranged in a standard cell region SC.例文帳に追加

スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されているセル配置構造を有している。 - 特許庁

Therefore, gas with high quality is formed by electric field induction due to an electric field from the back gate in the non-doped hetero-structure.例文帳に追加

従って、ノンドープヘテロ構造中にバックゲートからの電界により電界誘起で高品質の電子ガス１１を形成する。 - 特許庁

To provide a semiconductor device, capable of maintaining a high avalanche resistance, even if its gate structure is miniaturized and its on-resistance is reduced.例文帳に追加

ゲート構造を微細化してＯＮ抵抗を低減しても、アバランシェ耐量を高く維持できる半導体装置を提供する。 - 特許庁

To provide a gate type AT shift lever device with an S mode which has a simple structure, has a fewer components, and can reduce manufacturing costs.例文帳に追加

簡単な構造で、部品数が少なく製造コストを低減できるＳモード付きゲート式ＡＴシフトレバー装置を提供する。 - 特許庁

To provide a phase control device for generating a gate driving voltage provided to a transistor by full-wave rectification using a simple structure.例文帳に追加

位相制御装置において、トランジスタに与えるゲート駆動電圧を、簡単な構成を用いて全波整流により生成する。 - 特許庁

MULTIPLE BIT NONVOLATILE MEMORY DEVICE WITH DOUBLE GATE STRUCTURE, MANUFACTURING METHOD THEREOF, AND METHOD FOR MULTIPLE BIT OPERATION例文帳に追加

二重ゲート構造を有する多重ビット不揮発性メモリ素子とその製造方法及び多重ビット動作のための動作方法 - 特許庁

To solve the problem in a gate electrode forming step of a GOLD structure TFT.例文帳に追加

本発明は、当社開発のＧＯＬＤ構造ＴＦＴのゲート電極形成工程での問題点を解決することを課題とする。 - 特許庁

The isolation structure and method include forming a biased gate over a field isolation region and adjacent a pixel of an image sensor.例文帳に追加

分離装置及び方法では、電界分離領域上に且つイメージセンサのピクセルに隣接させて、バイアスされるゲートを形成する。 - 特許庁

To provide a means for injecting an electric charge into a floating gate electrode of a semiconductor memory of an SOI structure in a short time.例文帳に追加

ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。 - 特許庁

At least any one of the source electrode, the drain electrode and the gate electrode includes a metallic carbon nanotube structure.例文帳に追加

前記ソース電極、前記ドレイン電極及びゲート電極の少なくとも一つが金属性のカーボンナノチューブ構造体を含む。 - 特許庁