「Gate structure」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

This structure allows an existing electrode layer of a display device to which a constant voltage is applied to be used as the top gate electrode of the double gate TFT, thereby simplifying manufacturing processes and a modular structure and increasing an aperture ratio.例文帳に追加

これにより、ダブルゲート型薄膜トランジスタのトップゲートを表示装置の定電圧が印加される既存の電極層を利用することによって、製造工程が簡単であり、モジュールが簡単になり、開口率を高めうる。 - 特許庁

To provide a technique for forming a double gate/double channel MOSFET structure which has excellent short channel characteristics and a channel length of below 0.05 μm, and to provide the double gate/double channel MOSFET structure itself.例文帳に追加

優れた短チャネル特性を有するチャネル長０．０５μｍ未満の２重ゲート／２重チャネルＭＯＳＦＥＴ構造を形成する技法、ならびにこのような２重ゲート／２重チャネルＭＯＳＦＥＴ構造自体を提供する。 - 特許庁

To provide a novel structure that erases signal charges in a floating gate for an MOS image sensor having a structure configured such that signal charges are injected into the floating gate and a signal corresponding to the signal charges is read out.例文帳に追加

信号電荷をフローティングゲートに注入して該信号電荷に応じた信号を読み出す構造のＭＯＳ型イメージセンサにおいて、フローティングゲート内の信号電荷を消去する新規な構造を提供する。 - 特許庁

To provide a complementary metal-oxide semiconductor (CMOS) structure including an intermediate layer between a Si-containing gate electrode and a high-k gate dielectric, so that a threshold voltage and a flat-band voltage of the structure are stabilized.例文帳に追加

構造の閾値電圧及びフラットバンド電圧を安定化させることができる、Ｓｉ含有ゲート電極と高ｋゲート誘電体との間の中間層を含む相補型金属酸化物半導体（ＣＭＯＳ）構造 - 特許庁

A buffer constituting a peripheral driving circuit includes a plurality of stages of CMOS inverters, and an n type TFT of an odd-numbered inverter is of a double-gate structure, and an n type TFT of an even-numbered inverter is of a single gate structure.例文帳に追加

周辺駆動回路を構成するバッファは、複数段のＣＭＯＳ型インバータを含み、奇数番目のインバータのｎ型ＴＦＴはダブルゲート構造、偶数段目のインバータのｎ型ＴＦＴはシングルゲート構造とする。 - 特許庁

A pixel circuit adopting a transistor using an oxide semiconductor material regards a drive transistor or a sampling transistor as a multi-gate structure e.g. a double-gate structure for connecting two or more transistors in series.例文帳に追加

酸化物半導体材料を用いたトランジスタを採用する画素回路において、駆動トランジスタやサンプリングトランジスタを、２つ以上のトランジスタが直列に接続されたマルチゲート構造（例えばダブルゲート構造）とする。 - 特許庁

A double-angle smile oxide structure can be obtained by designing a gate electrode 22 to have the curved structure with its side surface spread toward the upper part and by forming a thick end edge portion of a gate oxide film 21 through re-oxidation.例文帳に追加

ゲート電極２２を、その側面が上部に向かって広がるように湾曲した構造にするとともに、再酸化によりゲート酸化膜２１の端縁部を厚くすることで、ダブル角度スマイル酸化構造を得る。 - 特許庁

The memory cell includes a stacked gate structure formed on the channel region, and first and second select gates formed on both sidewalls of the stacked gate structure on the channel region.例文帳に追加

前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。 - 特許庁

This semiconductor device comprises a silicon substrate 1, an element isolation insulating film 2, a gate structure formed selectively on a main plane of the silicon substrate 1, and a sidewall 6 formed on a side plane of the gate structure.例文帳に追加

半導体装置は、シリコン基板１と、素子分離絶縁膜２と、シリコン基板１の主面上に選択的に形成されたゲート構造と、ゲート構造の側面上に形成されたサイドウォール６とを備えている。 - 特許庁

The structure enables to widen a gate control voltage to the range of 0.3 to 0.8 V as a result of widened band offset in comparison with a structure constituting the second gate region 7 of Sin.例文帳に追加

このような構成とすれば、第２ゲート領域７をＳｉＣで構成した場合と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。 - 特許庁

A semiconductor device comprises a main element with an insulated gate bipolar transistor structure, and a sense element with an insulated gate bipolar transistor structure having a larger feedback capacitance than the main element.例文帳に追加

実施形態によれば、半導体装置は、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子とを備えている。 - 特許庁

Dummy patterns 8, 9 for protecting an analog use poly silicon capacitor are formed in a two-layer structure consisting of a gate electrode layer and a lower electrode layer, or in a three-layer structure consisting of the gate electrode layer, a dielectric layer, and the lower electrode layer.例文帳に追加

アナログ用ポリシリコンキャパシタを保護するためのダミーパターン８，９をゲート電極層・下層電極層の２層構造またはゲート電極層・誘電体層・下部電極層の３層構造で形成した。 - 特許庁

The load MISFET has a vertical structure in which a gate electrode 23 is disposed on a side face of a laminated structure P extended in the direction perpendicular to a main surface of a semiconductor substrate 1 via a gate insulating film 22.例文帳に追加

負荷用ＭＩＳＦＥＴは、半導体基板１の主面に垂直な方向に延在する積層構造体Ｐの側面にゲート絶縁膜２２を介してゲート電極２３を配置した縦型構造を有している。 - 特許庁

This invention is applicable to an active matrix substrate or an active matrix liquid crystal panel having a Cs-on-Gate structure, a Cs-on-Common structure, and an auxiliary wiring structure.例文帳に追加

本発明は、Ｃｓ−ｏｎ−Ｇａｔｅ構造、Ｃｓ−ｏｎ−Ｃｏｍｍｏｎ構造、予備配線を有する構造のアクティブマトリクス基板、又はアクティブマトリクス液晶パネルに適用可能である。 - 特許庁

To form a satisfactory self-aligned contact structure while forming an LDD structure on the same substrate, even though, the structure is made fine to have its inter-gate space reduced.例文帳に追加

微細化によりゲート間スペースが縮小された構造であっても、ＬＤＤ構造を同一基板上で形成しながら、良好なセルフアラインコンタクト構造の形成を可能とする。 - 特許庁

In this case, the first gate insulating film is thicker than second and third gate insulating films and the structure of the first junction area is the same as that of the third junction area.例文帳に追加

この際、前記第１ゲート絶縁膜は前記第２および第３ゲート絶縁膜より厚く、前記第１接合領域は第３接合領域と同一の構造である。 - 特許庁

To reduce the dispersion of erasing characteristic of a memory cell without using complicated control in a non-volatile memory of two layers type pile structure of a control gate and a floating gate.例文帳に追加

制御ゲート、浮遊ゲートの２層式積み上げ構造の不揮発性メモリにおいて、メモリセルの消去特性ばらつきを複雑な制御を用いることなく低減する。 - 特許庁

After forming gate insulating films 8 and gates 3 of a power transistor Q having a trench gate structure, channel regions 5 and source regions 6 of the power transistor Q are formed.例文帳に追加

トレンチゲート構造のパワートランジスタＱのゲート絶縁膜８およびゲート部３を形成した後に、パワートランジスタＱのチャネル領域５およびソース領域６を形成する。 - 特許庁

A split gate memory device of the present invention has a structure in which a floating gate coupling ratio has increased, and as a result, the efficiency and performance of programs and deletion operation are improved.例文帳に追加

本発明によるスプリットゲートメモリ素子は浮遊ゲートカップリング割合が増加した構造を有し、その結果、プログラム及び消去動作での效率及び性能が改善する。 - 特許庁

The gate electrode GN is configured of a multi-crystal silicion layer 63, and the gate electrode GP is provided with the laminate structure of metallic layer 64/multi-crystal silicion layer 63.例文帳に追加

ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 - 特許庁

Gate drive power is also supplied from an initial charging resistor 7, when all switching elements are turned off before operating a converter thus realizing a relatively small power converter of simple structure employing a self- extinguishing switching element, where gate drive power can be stabilized through use of snubber energy.例文帳に追加

また、変換器が運転する前の全スイッチング素子がオフ状態にある場合も初充電抵抗によりゲート駆動用電力を供給する。 - 特許庁

To provide a heterojunction field-effect transistor (FET) of a recess gate structure consisting of a nitride semiconductor to suppress increase in gate leakage current, as well as a method of manufacturing the same.例文帳に追加

ゲートリーク電流の増大を抑制する、窒化物半導体からなるリセスゲート構造のヘテロ接合ＦＥＴ及びその製造方法を提供することを目的とする。 - 特許庁

A structure is adopted for a layout of an SRAM cell which provides local wiring 3a between a gate 2a and a gate 2b, and connects an active region 1 a and an active region 1b.例文帳に追加

SRAMセルのレイアウトにおいて、ゲート２ａとゲート２ｂとの間にローカル配線３ａを設けて、活性領域１ａと活性領域１ｂとを接続した構造とする。 - 特許庁

To suppress an increase in leak current in a semiconductor integrated circuit with a gate array structure because of the trend for the gate length to become shorter due to the development in the fine machining technique.例文帳に追加

ゲートアレイ構造の半導体集積回路において、微細加工技術の進展によりゲート長が短くなる傾向があり、それに伴うリーク電流の増加を抑える。 - 特許庁

To provide a method of manufacturing semiconductor device by which a semiconductor device having a damascene gate structure which can be treated stably and does not cause any gate short can be manufactured.例文帳に追加

本発明は、安定した処理が可能で、且つゲートショートしない、ダマシンゲート構造を有する半導体装置の製造方法を提供することを目的としている。 - 特許庁

Capacitance of the capacitor 18 is smaller than that of a capacitor component formed in a semiconductor region of a gate electrode G of a switching structure 12 and the gate insulating film.例文帳に追加

コンデンサ１８の容量は、スイッチング構造１２のゲート電極Ｇとゲート絶縁膜と半導体領域で形成されるコンデンサ成分の容量よりも小さい。 - 特許庁

A structure which reduces and even prevents the diffusion from the NFET side of a gate to the PFET side of a gate in a semiconductor device, and a method for manufacturing the same are disclosed.例文帳に追加

半導体デバイスにおいてゲートのＮＦＥＴ側からゲートのＰＦＥＴ側への拡散を低減する又は防止さえする構造、同様にその製造方法が開示される。 - 特許庁

In a manufacturing method of a semiconductor device, a resist film is selectively formed on a gate multilayer structure film 100a and on a gate side wall insulating film 7 that are extending on a semiconductor substrate 1.例文帳に追加

半導体基板１上に延在するゲート積層構造膜１００ａ上およびゲート側壁絶縁膜７上にレジスト膜を選択的に形成する。 - 特許庁

To improve the reliability of a semiconductor device by raising the stability of a gate electrode in the semiconductor device having a dual gate structure in which a full silicide formation is carried out.例文帳に追加

フルシリサイド化したデュアルゲート構造を有する半導体装置において、ゲート電極の安定性を高めることによって半導体装置の信頼性を向上させる。 - 特許庁

Instead of a normal subtractive etching method, a multi-mesa FET structure forming method using a Damascene method gate process or a Damascene method alternate gate process is included.例文帳に追加

通常の減法エッチング法の代わりに、ダマシン法ゲート・プロセスもしくはダマシン法代替ゲート・プロセスを用いるマルチ・メサ型ＦＥＴ構造を形成する方法を含む。 - 特許庁

At normal operation times, a gate intercepting MOS 4, connected between the gate of power switch element 2 and a grounding potential, is set to OFF state, whereby the MOS structure goes to ON state.例文帳に追加

正常動作時にはパワースイッチ素子２のゲートと接地電位との間に接続されたゲート遮断ＭＯＳ４はオフ状態であり、前記ＭＯＳ構造がオン状態となる。 - 特許庁

To provide a J-FET which has an embedded gate structure and in which a forward rise voltage of a gate is high and leakage current is suppressed.例文帳に追加

埋め込みゲート構造を有するＪ−ＦＥＴにおいて、ゲートの順方向立ち上がり電圧が高く、リーク電流が抑制されたＪ−ＦＥＴを提供する。 - 特許庁

To provide a structure of a valve gate of a mold for injection molding capable of preventing an undesired protrusion shape at a gate irrespective of a type of a resin material.例文帳に追加

樹脂材料の種類にかかわらず、ゲート部分に望ましくない突起形状が発生することを防止できる射出成形用金型のバルブゲート構造を提供する。 - 特許庁

An element isolation structure 11 is formed on a silicon wafer 10, a dummy gate oxide film and a dummy gate are formed in an active region, and the entire surface of the wafer is covered with a thin silicon nitride film 31.例文帳に追加

シリコンウェハ10上に素子分離構造11を形成し、活性領域にダミーゲート酸化膜およびダミーゲートを形成し、ウエハ全面を薄い窒化シリコン膜31で覆う。 - 特許庁

The thin-film transistor uses an inversely staggered structure with a gate electrode 11, a gate insulating film 12, a channel region, and source/drain electrodes 15a, 15b formed on top of a glass substrate 10.例文帳に追加

ガラス基板１０上にゲート電極１１、ゲート絶縁膜１２、チャネル領域、ソース・ドレイン電極１５ａ，１５ｂを形成した逆スタガ構造の薄膜トランジスタである。 - 特許庁

The control gate 125 is composed of a first polysilicon layer and formed on an isolation structure 115 and superimposed on an extending part of a floating gate 135b of the FG-PMOS 150b.例文帳に追加

制御ゲート１２５は、第１のポリシリコン層からなり、アイソレーション構造１１５上に形成され、ＦＧ−ＰＭＯＳ１５０ｂの浮遊ゲート１３５ｂの延伸部分と重畳する。 - 特許庁

To obtain a semiconductor device of the structure in which the respective electrical characteristics of an insulated gate type transistor and an insulated gate type capacitance are not deteriorated, and a method of obtaining the same.例文帳に追加

絶縁ゲート型トランジスタ及び絶縁ゲート型容量それぞれの電気的特性を共に劣化させない構造の半導体装置及びその製造方法を得る。 - 特許庁

Since the change in the surface angle of the concave-convex structure 6 is gentle, causing less film breakages, a gate insulation film 51 and a gate electrode 5 can be easily formed with proper productivity.例文帳に追加

凹凸構造６表面の角度変化が緩やかで膜切れが発生しにくく、ゲート絶縁膜５１やゲート電極５を生産性良く容易に形成できる。 - 特許庁

By this structure, even when the misalignment between the gate electrode and the drain electrode is caused, the capacity variation between the drain electrode and the gate electrodes is hardly caused.例文帳に追加

この構造により、ゲート電極とドレイン電極のミスアライメントが発生しても、ドレイン電極とゲート電極との容量変化をほとんど生じないようにした。 - 特許庁

With this structure, formation of the gate finger region in the groove narrows the gate finger region by which the number of effective transistor cells is increased.例文帳に追加

この構造では、ゲートフィンガー領域を溝内に形成することにより、ゲートフィンガー領域の幅を縮小することができ、その分有効トランジスタのセル数を増やすことができる。 - 特許庁

In the trench gate type semiconductor device of the mesh structure, a dummy cell connected to a cell formed in a cell region is contained in the gate lead wiring region.例文帳に追加

メッシュ構造のトレンチゲート型半導体装置において、ゲート引き出し配線領域に、セル領域に形成されているセルと接続されたダミーセルを有する構造とする。 - 特許庁

To easily form a contact for a selective gate transistor even when adopting a structure doubly forming a barrier insulating film by afterwards forming a silicide layer for a gate electrode.例文帳に追加

ゲート電極のシリサイド層を後から形成することでバリア絶縁膜を２重に形成する構造を採用する場合でも、選択ゲートトランジスタのコンタクト形成を容易にする。 - 特許庁

The on-die capacitor 5 can be realized by metal layers 3, 4 only, a gate oxide or a combination of a gate oxide and a metal structure.例文帳に追加

本発明によれば、オン・ダイキャパシタンス(5)を、金属層（3,4)単独で、あるいは、ゲート酸化物、またはゲート酸化物と金属構造の組み合わせで具現化することができる。 - 特許庁

To improve an AC operation by reducing contact resistance between a metal gate electrode and a polysilicon gate electrode of a field-effect transistor having an MIPS structure.例文帳に追加

ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。 - 特許庁

To provide the manufacturing method of gate structure where resistance is low even if a gate electrode is not made to be high and the height of the electrode can be suppressed.例文帳に追加

ゲート電極の高さを高くしなくても、抵抗の低いゲート構造を得ることができ、引いてはその高さを抑制することができるゲート構造の製造方法を得る。 - 特許庁