「Gate structure」に関連した英語例文の一覧と使い方(48ページ目) - Weblio英語例文検索

To provide a TFT structure which has a floating gate used to accumulate pixel signal charges and eliminates a leak current when a TFT is off, and to provide an electrooptical device and an electronic apparatus that can improve image characteristics such as a contrast and reduce power consumption by using such a TFT element.例文帳に追加

フローティングゲートを画素信号電荷の蓄積に用いると共に、ＴＦＴがオフ時のリーク電流を無くすことが可能なＴＦＴ構造を提供し、また、このようなＴＦＴ素子を用いることによりコントラスト等の画像特性の向上、及び消費電力の低減を図ることが可能な電気光学装置及び電子機器を提供する。 - 特許庁

A semiconductor layer 100, insulating layers 106 and 106A, and a gate electrode 107 are successively formed on a source electrode 102 and a drain electrode 103 arranged on a substrate 101, where the semiconductor layer 100 is a laminated structure composed of an amorphous silicon layer 104 and a polycrystalline silicon layer 105 formed on the silicon layer 104.例文帳に追加

基板１０１上に配置されたソース電極１０２及びドレイン電極１０３の上に半導体層１００、絶縁層１０６，１０６Ａ及びゲート電極１０７を順に形成すると共に、半導体層１００を、アモルフアスシリコン層１０４と、アモルフアスシリコン層１０４の上に配された多結晶シリコン層１０５とから成る積層構造とする。 - 特許庁

Each transistor for constituting each stage RS (k) of a stage RS (1) to a stage RS (n) (n is a positive integer) which constitutes the shift register is formed of a thin film transistor, and Q50 is made to be a double gate structure.例文帳に追加

シフトレジスタを構成する段ＲＳ（１）〜段ＲＳ（ｎ）（ｎは正の整数）の各段ＲＳ（ｋ）を構成する各トランジスタを薄膜トランジスタにより形成し、このうちのＱ５０をダブルゲート構造とし、トップゲート端子ＴＧに、ボトムゲート端子ＢＧに０［Ｖ］が印加されたときにドレイン、ソース間に流れるリーク電流を最小限に低減する所定の電圧Ｖｃを印加する。 - 特許庁

An exemplary structure for a gate electrode for a Field Effect Transistor comprises a lower portion 326 formed of a first metal material having a recess 326a and a first resistance; and an upper portion 328 formed of a second metal material having a protrusion 328a and a second resistance, wherein the protrusion extends into the recess, wherein the second resistance is lower than the first resistance.例文帳に追加

電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 - 特許庁

A surface of a metal is coated with a solution of the thiophene derivative to form a coating film, thereafter a solvent is evaporated from the coating film to generate a structure film having a two-dimensional crystalline arrangement by self-alignment action of the thiophene derivative, and thereby the film has an insulation property and can be used as a base layer of a molecule element or a gate insulating film.例文帳に追加

金属の表面にチオフェン誘導体の溶液を被着させ、塗膜を形成した後、塗膜から溶媒を蒸発させ、チオフェン誘導体の自己整列作用によって二次元結晶性配列を有する構造膜を生成させることにより、該膜は絶縁性であり、分子素子の下地層やゲート絶縁膜として用いることができる。 - 特許庁

To solve the problem that Lov dimensions in a TFT cannot be formed with excellent controllability since a resist pattern sidewall tapering angle occurs from a desired tapering angle, in a photolithography process utilizing diazo naphto quinone(DNQ)-novolac resin-based positive resist in the gate electrode formation process of a GOLD structure TFT.例文帳に追加

ＧＯＬＤ構造ＴＦＴのゲート電極形成工程のジアゾナフトキノン（ＤＮＱ）−ノボラック樹脂系ポジレジストを利用するフォトリソグラフィ工程に於いて、レジストパターン側壁テーパー角が所望のテーパー角より起っている為、当該ＴＦＴのＬｏｖ寸法を制御性良く形成できない問題があり、この問題を解決することを課題とする。 - 特許庁

To provide a semiconductor device using a lanthanum aluminum oxide as an insulation film which has a gate electrode that satisfies characteristics required for an electrode to be stacked on the insulation film and never deteriorates the characteristics of the insulation film over various semiconductor device manufacturing processes and which has a stack structure that ensures semiconductor device miniaturization.例文帳に追加

ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。 - 特許庁

A regular tetrahedron channel 2 is formed at a wafer 1, and a memory part 3 is formed, which comprises a channel layer 21 which is a first semiconductor layer and functions as a channel, a floating layer 22 of a three-layer structure which is a second semiconductor layer functioning as a floating gate, and an electrode contact layer 23 which is a third semiconductor layer for assuring a drain contact.例文帳に追加

ウェハ１に正四面体溝２を形成し、チャネルとして機能する第１の半導体層であるチャネル層２１と、フローティングゲートとして機能する第２の半導体層である３層構造のフローティング層２２と、ドレインコンタクトを確保するための第３の半導体層である電極コンタクト層２３とから構成されるメモリ部３を形成する。 - 特許庁

The transistor has: a tunnel junction structure comprising a tunnel barrier 385 made of an insulating ferromagnetic material, and a source 381 formed of a ferromagnetic material, and a drain 383 formed of a nonmagnetic body or a ferromagnetic material, between which the tunnel barrier 385 is disposed; and a gate electrode 391 formed with respect to the tunnel barrier 385.例文帳に追加

絶縁性の強磁性体からなるトンネル障壁３８５と該トンネル障壁３８５を挟み込む強磁性体からなるソース３８１及び非磁性体または強磁性体からなるドレイン３８３とにより形成されるトンネル接合構造と、前記トンネル障壁３８５に対して形成されるゲート電極３９１と、を有するトランジスタ。 - 特許庁

In this manufacturing method, electric field intensity at the tip of an emitter is enhanced by forming the emitter formed of a carbon film 2 into a needle-like projection structure having sharp tips and by forming a gate 3 in its extreme vicinity, and a threshold voltage is lowered and current density is heightened by uniformly forming the minute needle-like emitter all over the region of the emitter.例文帳に追加

炭素膜からなるエミッタを先端が先鋭な針状の突起構造とすること、ごく近傍にゲートを形成することによって、エミッタ先端への電界強度が高くなり、更にその微細な針状エミッタをエミッタ領域一面に均一に形成することにより、しきい値電圧を低くし、電流密度を高くすることができる。 - 特許庁

In a gate insulator capacitor made of MIS structure, a low permittivity layer inhibition layer 2 is interposed between the insulating film 3 made of a material having high permittivity of CeO_2 and a semiconductor substrate 1 to inhibit the generation of a low-permittivity layer such as an SiO_2 at the interface between the insulating film 3 and semiconductor substrate 1, and to inhibit reduction in capacity.例文帳に追加

ＭＩＳ構造からなるゲート絶縁体キャパシタにおいて、ＣｅＯ_2の高い比誘電率の材料からなる絶縁膜３と半導体基板１との間に低誘電率層抑制層２を介在させて、絶縁膜３と半導体基板１との界面にＳｉＯ_2等の低誘電率層が発生することを抑制し、容量低下を抑える。 - 特許庁

The densities of the respective regions of a door trim 9 being the fiber reinforced reaction injection-molded article are supposed on the basis of the physical property distribution model data corresponding to the flow distance from the mold gate position 9c of the molded article to analyze a density distribution or the physical property distribution changed corresponding to the density change or to perform structure analysis due to the analyzed result.例文帳に追加

繊維強化された反応射出成形品であるドアトリム９の各部位の密度を成形品の金型ゲート位置９ｃからの流動距離に応じて物性分布モデルデータを基に想定して、密度分布もしくは密度変化に応じて変化する物性分布の解析或いはその解析結果による構造解析を行う。 - 特許庁

In an electron emitting source, plural strip cathode electrode lines 2 are formed on a lower base 1 of a glass material for instance, a thin film 7 is formed on it, an insulating layer 3 is filmed on it, and plural strip gate power lines 4 are also formed on it so as to cross the cathode electrode lines 2, in order to form a matrix structure.例文帳に追加

電子放出源は、例えばガラス材よりなる下部基板１の表面上に帯状の複数本のカソード電極ライン２が形成され、その上に薄膜７が成膜され、またその上に絶縁層３が成膜され、さらにその上にカソード電極ライン２と交差して帯状に複数本のゲート電力ライン４が形成され、マトリクス構造を構成している。 - 特許庁

A semiconductor device is equipped with a P-type silicon substrate 10 possessed of a memory region 4000, an N-type first well 11 located in the memory region 4000, and a P-type second well 12 located in the first well 11, where the source 16 and drain 14 of a nonvolatile memory transistor possessed of a split gate structure are located in the second well 12.例文帳に追加

半導体装置は、メモリ領域４０００を有するＰ型のシリコン基板１０と、メモリ領域４０００中に位置するＮ型の第１ウェル１１と、第１ウェル１１中に位置するＰ型の第２ウェル１２と、を備え、スプリットゲート構造を有する不揮発性メモリトランジスタのソース１６およびドレイン１４は、第２ウェル１２中に位置している。 - 特許庁

To mass-produce resin moldings stably by increasing the cross-sectional area of transfer cull in a constant ratio to be larger than the cross-sectional area of a gate, and molding the resin in a product part after the resin is balanced between pots with regard to a molding mold in which the volume dispersion of resin pellets between the pots is adjusted by transfer cull structure.例文帳に追加

使用する樹脂ペレットの各ポット間での体積バラツキを連通カル構造によって調整する成形金型に関して、連通カルの断面積をゲート部の断面積よりも一定の割合で大きくし、ポット間の樹脂バランスを取った後に製品部で成形することで、安定した樹脂成形品の量産を可能とすることを目的とする。 - 特許庁

To provide an input/output structure of a semiconductor by which a high frequency power amplifier can be made small-sized and low-priced by making it possible to greatly reduce phase differences between width-directional center parts and edge parts of the gate electrode and drain electrode of an FET and improve the maximum capable power gain and power addition efficiency of a part of the FET.例文帳に追加

ＦＥＴのゲート電極、ドレイン電極の幅方向での中央部とエッジ部の位相差を大幅に低減し、ＦＥＴ１部の最大有能電力利得および電力付加効率を向上させることが可能となり、高周波電力増幅器の小形化、低価格化が可能となる半導体の入出力構造を提供すること。 - 特許庁

In the method for molding the pulley made of the phenol resin by injection compression molding using a mold having a side gate structure, a low viscosity phenol resin molding material of which the Brabender melt-torque at 150°C is 0.5-1.0 kg×m is used as a phenol resin molding material.例文帳に追加

サイドゲート構造の金型を用いて射出圧縮成形により、フェノール樹脂製プーリーを成形する方法であって、フェノール樹脂成形材料として、１５０℃におけるブラベンダー溶融トルクが０．５ｋｇ・ｍ以上１．０ｋｇ・ｍ以下の低粘度のフェノール樹脂成形材料を用いることを特徴とするフェノール樹脂製プーリーの成形方法。 - 特許庁

The gate switch includes the etalon constructed with a dielectric crystal having a cubic crystal structure and a second order electro-optic effect, the transparent electrode arranged adjacent to the dielectric crystal, and a dielectric multilayer mirror composed of a dielectric multilayer film arranged adjacent to the transparent electrode, and switches light with the voltage applied to the transparent electrode.例文帳に追加

立方晶構造及び２次の電気光学効果を有する誘電体結晶と、誘電体結晶に隣接して配置された透明電極と、透明電極に隣接して配置された誘電体多層膜から成る誘電体多層膜ミラーと、で構成されるエタロンを含み、透明電極に印加された電圧により光のスイッチングを行う。 - 特許庁

Then, even if after the multilayer structure in a layer above the surface of a silicon semiconductor substrate 2 has been formed, the thermal treatment is carried out and a bond of heavy hydrogen to silicon is cut, heavy hydrogen can be continuously supplied to an interface between source/drain diffusion layers 16, 17 of the silicon semiconductor substrate 2 and a gate insulating film 18.例文帳に追加

すると、シリコン半導体基板２の表面より上層の多層構造を形成した後に熱処理が行われ重水素とシリコンの結合が切断されたとしても、シリコン半導体基板２のソース／ドレイン拡散層１６および１７とゲート絶縁膜１８との間の界面に継続的に重水素を供給できるようになる。 - 特許庁

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process.例文帳に追加

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。 - 特許庁

When a model which represents one transistor as a single transistor is defined as a mono-transistor mode, and a model which represents one transistor as a structure that multiple sub transistors are connected in series and the gate insulation film capacitor is connected to each sub transistor is defined as a multi-transistor mode, the mono-transistor model or the multi- transistor model is chosen to simulate each transistor.例文帳に追加

ひとつのトランジスタを、そのままひとつのトランジスタで表すモデルを、モノトランジスタモデルと定義し、ひとつのトランジスタを、複数のサブトランジスタが直列に接続され、各々のサブトランジスタにゲート絶縁膜容量が接続された構造で表すモデルを、マルチトランジスタモデルと定義したとき、各々のトランジスタに対して、モノトランジスタモデルと、マルチトランジスタモデルとを、選択して用いる。 - 特許庁

The method for manufacturing semiconductor device comprises the steps of adhering a silicon wafer 10 to a supporting substrate 8 through an oxide film 20, forming a drain layer 11 by grinding the wafer 10, forming a buffer layer 12 and a high resistance layer 13 on the layer 11 by an epitaxial growth, and forming a MOS gate structure on the surface of the layer 13.例文帳に追加

シリコンウェハ１０を支持基板８と酸化膜２０を介して接着する工程と、上記シリコンウェハ１０を研削してドレイン層１１を形成する工程と、ドレイン層１１の上にバッファ層１２及び高抵抗層１３をエピタキシャル成長で形成する工程と、高抵抗層１３の表面にＭＯＳゲート構造を形成する工程とを具備する。 - 特許庁

In the semiconductor device having an SRAM consisting of a plurality of memory cells 50, path gate transistors Q5, Q6 constituting each memory cell 50 are each a bulk transistor (directly formed on a silicon substrate), and the other transistors Q1-Q4 are each an SOI transistor (formed on an Si layer of an SOI structure partially formed on the silicon substrate).例文帳に追加

複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。 - 特許庁

To provide a method for manufacturing a gate electrode of a fine structure by effecting etching to two kinds of insulating films in independent steps, respectively, for substantially reducing the thicknesses of the insulating films, and thus shortening etching time and effectively mitigating aspect ratio, thereby optimizing conditions of thickness, exposure and development of a resist film for obtaining a fine and good resist opening pattern.例文帳に追加

２種の絶縁膜に対し独立した工程でエッチングを行い、絶縁膜の厚みを事実上薄くして、エッチング時間の短縮やアスペクト比を実効的に緩和して、微細で良好なレジスト開ロパタンを得るためのレジスト膜厚・露光・現像条件を最適化して、微細構造のゲート電極を製造する方法を提供する。 - 特許庁

The electroluminescent element manufactured by the method has the substrate, a layer doped with rare earth elements and rich in silicon formed on a gate oxide layer for radiating light at a prescribed wavelength, an upper end electrode formed on a layer doped with the rare earth elements and rich in silicon, and a combined CMOS IC structure manufactured there.例文帳に追加

基板、所定の波長の光を放出するためのゲート酸化物層上に形成された、希土類がドープされ且つシリコンリッチな層、上記希土類がドープされ且つシリコンリッチな層上に形成された上端電極、およびそこに製造された連合されたＣＭＯＳ ＩＣ構造体を有する本発明の方法によって製造されたエレクトロルミネセンス素子に関する。 - 特許庁

To provide a molding method for improving a strength and reducing a curve by an increase in stiffness with a weld line (resin fusion part) and gate itself not appearing (disposing) on the line bisecting the longitudinal direction of the insulator, and with a discontinuous part shifted from a line bisecting a longitudinal direction of an insulator; and a mold structure.例文帳に追加

本発明はウェルドライン（樹脂融合部）やゲート自身を前記絶縁体の長手方向を２等分する線に現れる（配置する）ことがないようにし、不連続部を前記絶縁体の長手方向を２等分する線からずらすことで剛性アップによる強度向上と反りの低減を図る成型方法と金型構造を提供する。 - 特許庁

With an activated heat-treatment, a source diffused layer 15 and a drain diffused layer 16 comprising diffused arsenic ion are formed, and an offset drain layer 17, comprising a two-layer structure of a first layer 17a comprising a diffused phosphorus ion and a second layer 17b which consists of diffused arsenic ions, is formed between the gate electrode 13 and the drain-diffused layer 16.例文帳に追加

活性化熱処理を行い、ヒ素イオンを拡散してなるソース拡散層１５及びドレイン拡散層１６を形成すると共に、リンイオンを拡散してなる第１の層１７ａとヒ素イオンを拡散してなる第２の層１７ｂとの２層構造からなるオフセットドレイン拡散層１７を、ゲート電極１３とドレイン拡散層１６との間に形成する。 - 特許庁

The organic ferroelectric memory 100 comprises a memory cell 114 of thin film transistor structure and a thin film transistor 112 for controlling the memory cell 114, wherein the memory cell 114 is formed above the thin film transistor 112 and includes an organic semiconductor layer 140, an organic ferroelectric layer 150, a gate electrode 160, a source electrode 120, and a drain electrode 122.例文帳に追加

本発明にかかる有機強誘電体メモリ１００は、薄膜トランジスタ構造のメモリセル１１４および当該メモリセル１１４を制御する薄膜トランジスタ１１２を有し、前記メモリセル１１４は、前記薄膜トランジスタ１１２の上方に形成され、かつ、有機半導体層１４０と、有機強誘電体層１５０と、ゲート電極１６０と、ソース電極１２０と、ドレイン電極１２２とを含む。 - 特許庁

In the semiconductor device having SOI structure, positions of a gate electrode 6 and a channel region 4 formed on a semiconductor substrate 1 and the positions of source and drain regions 3, 5 formed on the opposite sides of the channel region are determined uniquely and the thickness of semiconductor corresponding to the channel region is set thinner than that of semiconductor corresponding to the source-drain region.例文帳に追加

ＳＯＩ構造を有する半導体装置において、半導体基板上に形成されたゲート電極とチャンネル領域、このチャンネル領域の両側に形成されるソース・ドレイン領域の位置が一義的に決められる構造であり、かつ、前記チャンネル領域に対応する半導体の厚さが前記ソース・ドレイン領域に対応する半導体層よりも薄く構成されている。 - 特許庁

In the method of manufacturing the semiconductor device 100 including a vertical MOS transistor 50 of a trench gate structure, at least impurities are implanted into an implantation region corresponding to n wells 21 forming a channel at not less than a critical implantation quantity in which the implantation region can become a complete amorphous state, thereby forming an amorphous region 20 in a complete amorphous state.例文帳に追加

トレンチゲート構造の縦型ＭＯＳトランジスタ５０を含む半導体装置１００の製造方法であって、チャネルが構成されるＮウェル２１に対応する注入領域に、少なくとも不純物を、注入領域が完全に非晶質状態となる臨界注入量以上にイオン注入して、完全に非晶質化された非晶質領域２０を形成する。 - 特許庁

The gate switch is equipped with an etalon 11 which has a dielectric crystal having a cubic structure and a quadratic electro-optic effect, two transparent electrodes placed nearly parallel to each other, and dielectric multilayer mirrors arranged on the respective transparent electrodes, and an etalon 12 which has a temperature characteristic identical to that of the etalon 11, wherein the etalon 11 and the etalon 12 are disposed in tandem with each other.例文帳に追加

立方晶構造かつ２次の電気光学効果を有する誘電体結晶と、互いに略平行に配置された２つの透明電極と、該透明電極のそれぞれに設けられた誘電体多層膜ミラーとを有するエタロン１１と、エタロン１１と温度特性が同一であるエタロン１２とを備え、エタロン１１とエタロン１２とはタンデムに配置されている。 - 特許庁

In the manufacturing method of the electroluminescent element, a produced substrate is doped with rare earth elements as a luminous layer, a silicon-rich layer is vapor-deposited on a gate oxide layer, damages generated in a layer doped with the rare earth elements and rich in silicon is restored by annealing and oxidizing a structure, and the electroluminescent element is built in a CMOS IC.例文帳に追加

本発明は、作成された基板上に、発光層として希土類がドープされ、且つシリコンリッチな層をゲート酸化物層上に蒸着し、構造体をアニールおよび酸化して上記希土類がドープされ且つシリコンリッチな層に引き起こされる損傷を修復し、ＣＭＯＳ ＩＣに上記エレクトロルミネセンス素子を組み込むことを含むエレクトロルミネセンス素子の製造方法に関する。 - 特許庁

The region 4000 comprises a nonvolatile memory transistor 400 of a split gate structure, the region 1000 comprises a first voltage transistor 100 which is operated at a first voltage level, the region 2000 comprises a second voltage transistor 200 which is operated at a second voltage level, and the region 3000 comprises a third voltage transistor 300 which is operated at a third voltage level.例文帳に追加

メモリ領域4000は、スプリットゲート構造の不揮発性メモリトランジスタ400を含み、第１のトランジスタ領域1000は、第１の電圧レベルで動作される第１の電圧型トランジスタ100を含み、第２のトランジスタ領域2000は、第２の電圧レベルで動作される第２の電圧型トランジスタ200を含み、第３のトランジスタ領域3000は、第３の電圧レベルで動作される第３の電圧型トランジスタ300を含む。 - 特許庁

A method of manufacturing a semiconductor integrated circuit device having a MISFET comprises the steps of: covering a surface of a semiconductor substrate with an oxygen-absorbing film after forming a gate stack of a MISFET and a peripheral structure; performing annealing in that state to activate an impurity in a source-drain region; and subsequently removing the oxygen-absorbing film.例文帳に追加

本願の一つの発明は、ＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、ＭＩＳＦＥＴのゲートスタック及びその周辺構造を形成した後、半導体基板表面を酸素吸収膜で覆い、その状態でソースドレインの不純物を活性化するためのアニールを実行し、その後、当該酸素吸収膜を除去するものである。 - 特許庁

A semiconductor element which has a structure having an undoped AlN layer and an n-type AlN layer laminated in order on a semiconductor or an insulator substrate is a Schottky diode having a Schottky electrode and an ohmic electrode formed on an n-type AlN layer or a field-effect transistor having a source electrode, a gate electrode, and a drain electrode formed on an n-type AlN layer.例文帳に追加

半導体または絶縁体基板上に、アンドープＡｌＮ層、ｎ型ＡｌＮ層の順で積層された構造を有する半導体素子であって、その半導体素子が、ｎ型ＡｌＮ層上にショットキー電極およびオーミック電極を形成したショットキーダイオード、またはｎ型ＡｌＮ層上にソース電極、ゲート電極、ドレイン電極を形成した電界効果トランジスターである。 - 特許庁

First microphotoetching (MPE) is carried out for a first metal layer formed on a transparent insulation substrate to form a ridge-shaped block having a gate electrode structure and first and second slanting surface sides, a first insulation layer is formed, and their surfaces are covered; and a pattern of a semiconductor layer is formed on the surface of the first insulation layer to obtain a channel area of a thin film transistor.例文帳に追加

透明絶縁基板に形成した第1金属層に対して第1マイクロフォトエッチング(MPE)を行ない、ゲート電極構造及び第1傾斜面側辺と第2傾斜面側辺を有する尾根状ブロックとを形成し、第1絶縁層を形成してこれらの表面を被覆し、該第1絶縁層の表面に半導体層のパターンを形成して薄膜トランジスタのチャネルエリアとする。 - 特許庁

To provide a gate structure of a housing complex with consideration paid to a surrounding landscape, when safety and security in a housing complex are considered, which can reduce a maintenance/management cost of the present security installations, and reduce an installation cost and a maintenance/management cost of the security installations that will be added according to the future requirements, and dispose security installations easily and flexibly.例文帳に追加

住宅団地における安全性および防犯性を確保するにあたり、現時点での防犯設備および将来必要に応じて新たに増設する防犯設備に対しても設置コストおよび維持管理コストを抑えて、容易かつ柔軟に防犯設備を設置することができるようにするとともに、周囲の景観にも配慮した住宅団地のゲート構造を提供する。 - 特許庁

The gate switch is equipped with: at least two etalons 102, 103 formed of a dielectric crystal with a cubic crystal structure and a quadratic electro-optic effect, and arranged on a substrate 101; a mirror 203 making incident light continuously incident on at least two etalons 102, 103; and a switching signal transmission portion to apply identical voltages to the dielectric crystal on the etalons.例文帳に追加

立方晶構造かつ２次の電気光学効果を有する１つの誘電体結晶で形成された基板１０１に配された少なくとも２つのエタロン１０２，１０３と、入射光を少なくとも２つのエタロンに連続して入射させるミラー２０３と、エタロンにおいて誘電体結晶に同一の電圧を印加するスイッチング信号発信部とを備える。 - 特許庁

A first switching element 1 of a longitudinal MOSFET including wide-band gap semiconductor wafers 11, 21 each being composed of a silicon carbide, source electrodes 15, 25 and gate electrodes 17, 27 provided on the principal surface side of each wafer and drain electrodes 18, 28 provided on the rear surface of each wafer, and a second switching element 2 of the identical structure are constituted, by mutually overlapping their principal surface sides.例文帳に追加

炭化珪素からなるワイドバンドギャップ半導体基板１１、２１と、基板の主面側に設けられたソース電極１５，２５及びゲート電極１７，２７と、基板の裏面上に設けられたドレイン電極１８，２８とを有する縦型ＭＯＳＦＥＴの第１のスイッチング素子１と、同構造の第２のスイッチング素子２をその主面側同士を重ねて構成する。 - 特許庁

To provide structure where the drop of drain resistance or the increase of an output conductance can be suppressed even if gate width becomes large, and to provide a transistor where the maximum permission voltage of output voltage is improved and an operation in positive and negative potentials on body potential is realized, on the field effect transistor formed in a semiconductor thin film on an insulating substrate and on the integrated circuit.例文帳に追加

絶縁性基板上の半導体薄膜に形成された電界効果トランジスタとその集積回路に関し、ゲート幅が大きくなってもドレイン耐圧の低下または出力コンダクタンスの増加が抑えられる構造、および出力電圧の最大許容電圧を改善すると共にボディ電位に関して正負両電位での動作が可能なトランジスタを提供する。 - 特許庁

The water channel structure includes an upstream current storage tank for preventing an air inflow therein when the water flows into the siphon water passage, a priming pump for the smooth discharging of the first water inflow, and a flow rate control water-gate for coping with discharge-water rate fluctuation.例文帳に追加

そのために、本発明は、既存の排水路出口部の落下区間にサイフォン水路構造を適用して落差区間前／後に水中流出入できるようにし、サイフォン水路流入時の空気流入を防止するための上流貯留槽、最初通水時の円滑な排出のためのプライミングポンプ、放流量変動に対応するための流量調節水門を有する構造になっている。 - 特許庁

The integrated circuit device comprises a first conductivity type semiconductor layer, a plurality of semiconductor columnar parts extending outward from the semiconductor layer while defining a trench therebetween, gate structures in respective trenches, and at least one second conductivity type deep well region located beneath the bottom part of at least one trench defining at least one inactive gate structure therein and extending into the semiconductor layer between a pair of adjacent corresponding semiconductor columnar parts.例文帳に追加

集積回路装置は、第１導電型の半導体層と、この半導体層から外方に延在し、複数の互いに離間した半導体柱状部であって、これら半導体柱状部間にトレンチを規定している当該半導体柱状部と、各トレンチ内のそれぞれのゲート構造体と、少なくとも１つのトレンチの内部に少なくとも１つの不活性ゲート構造体を規定している当該少なくとも１つトレンチの底部の下側で且つ一対の隣接する対応の半導体柱状部間で前記半導体層内に延在するように位置する第２導電型の少なくとも１つの深い井戸領域とを具える。 - 特許庁

To provide a semiconductor device wherein an element structure is refined and reliability is improved by being provided with an uniformly formed gate insulating film together with a refined semiconductor layer, and its manufacturing method, and to provide a display device wherein high definition display is possible and the reliability is improved by using the semiconductor device, and its manufacturing method.例文帳に追加

微細化された半導体層と共に均一に成膜されたゲート絶縁膜を備え、これにより素子構造の微細化と共に信頼性の向上が図られた半導体装置およびその製造方法を提供すること、さらにはこの半導体装置を用いることにより高精細な表示が可能で信頼性の向上が図られた表示装置およびその製造方法を提供することを目的とする。 - 特許庁

The field effect transistor includes a semiconductor structure including a first semiconductor layer 6 and a second semiconductor layer 4 in heterojunction with the first semiconductor layer 6, a source electrode 8, a drain electrode 10, a gate electrode 9, each formed on the first semiconductor layer 6, and a protective film 11 including at least a metal-doped fullerene formed on the first semiconductor layer 6.例文帳に追加

本発明にかかる電界効果トランジスタは、第１の半導体層６と当該第１の半導体層６とヘテロ接合した第２の半導体層４とを含む半導体構造と、第１の半導体層６上に形成されたソース電極８、ドレイン電極１０、及びゲート電極９と、第１の半導体層６上に形成された金属内包フラーレンを少なくとも含む保護膜１１と、を有する。 - 特許庁

In a field effect transistor having a gate recess structure, a plurality of recess layers are formed between a barrier layer and a contact layer, and the carrier concentration of the lowermost recess layer among the recess layers is set to one third to three times those of other recess layers, thus obtaining a heterojunction field effect transistor, that is high in element breakdown strength and low in series resistance during operation.例文帳に追加

ゲートリセス構造を有している電界効果トランジスタにおいて、障壁層とコンタクト層との間に複数の層からなる目空き層を形成し、目空き層の最下層である目空き層下層のキャリア濃度に対して、目空き層の他の層のキャリア濃度を１／３倍から３倍の範囲にすることにより、高い素子耐圧を有し、かつ、動作時の直列抵抗を小さいヘテロ接合電界効果トランジスタを実現した。 - 特許庁