「Gate structure」に関連した英語例文の一覧と使い方(45ページ目) - Weblio英語例文検索

By the simple and inexpensive structure that the spacer 16 is added, the load can be efficiently and safely delivered from the edge of the load-carrying platform to the secluded position without bringing the mast 2 into contact with the edge of the load-carrying platform and a swinging gate hung from the edge of the load-carrying platform.例文帳に追加

これによりスペーサ１６を追加するという簡単で安価な構成で、マスト２を荷台の縁やこれから垂れ下がったスィングゲートに接触させずに荷台の縁から奥まった位置への荷物の受渡しが、能率良く安全にできるようになる。 - 特許庁

To provide an active matrix type display device with a pixel structure that has achieved a high aperture ratio without increasing the number of masks and steps by suitably arranging pixel electrodes, scan lines (gate lines), and data lines in a pixel portion.例文帳に追加

画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。 - 特許庁

Thereby, nitrogen of high concentration can be incorporated in silicon/silicon dioxide interface between a gate oxide 24 and the lightly doped drain structure 38.例文帳に追加

ゲート酸化物とドレイン領域内の薄くドープされたドレイン構造との間に位置する界面で、窒素とケイ素を結合させるのに十分な量の酸化窒素（ＮＯ）、アンモニア（ＮＨ_3）または亜酸化窒素（Ｎ_2Ｏ）のうち少なくとも１種類の雰囲気中でドレイン領域をアニールする。 - 特許庁

The charge injection spin transistor comprises a perovskite Mn oxide layer 12 having a source electrode 13, a drain electrode 14, and further a structure having a gate electrode 16 on the layer 12 via an insulating layer 15 to induce the charge alignment phase transition.例文帳に追加

ペロブスカイト型Ｍｎ酸化物層１２にソース電極１３、ドレイン電極１４を設け、さらに上記電荷整列相転移を誘起させるために上記ペロブスカイト型Ｍｎ酸化物層１２上に絶縁層１５を介してゲート電極１６を有する構造とする。 - 特許庁

The LDD region 4707 for a current control TFT 4704 and a power supply control TFT is so formed as to be partially superposed on the gate electrode and has a structure of giving a priority to the prevention of hot carrier filling and the reduction of the off current value.例文帳に追加

電流制御用ＴＦＴ４７０４及び電源制御用ＴＦＴのＬＤＤ領域４７０７は、ゲート電極に一部が重なるように形成され、ホットキャリア注入の防止とオフ電流値の低減に重点をおいた構造となっている。 - 特許庁

A reverse breakdown voltage Vr of a diode constituted between the anode contact region 8 and the drain/ cathode region 2 is made lower than an drain/source blocking voltage BVdss of a power MOS which is constituted of the drain/cathode region (NBL) 2, gate structure 18, and source region 5.例文帳に追加

アノードコンタクト領域８とドレイン・カソード兼用領域２との間に構成されるダイオードの逆方向降伏電圧Ｖrが、ドレイン・カソード兼用領域（ＮＢＬ）２、ゲート構造１８及びソース領域５からなるパワーＭＯＳのドレイン−ソース間耐圧ＢＶdssよりも低い。 - 特許庁

To provide an implement and structure for erecting a support of a temporary gate door having sufficient strength in erection for withstanding not only the load of a beam and a plurality of doors suspended from the beam but also the load caused by disaster such as storm, earthquake or the like.例文帳に追加

梁や梁に吊り下げる複数枚の扉の荷重に充分に耐えられるのは勿論、暴風や地震等の災害時にかかる荷重にも充分に耐えられるだけの立設強度を有する仮設門扉の支柱立設具及びその支柱立設構造を提供する。 - 特許庁

A gate electrode 127 at a pixel is set to be in a three-layer structure, comprising a material film 108a with W as a main constituent, a material film 108b with Al as a main constituent, and a material film 108c with Ti as a main constituent for reducing the resistance in wiring.例文帳に追加

画素部のゲート電極１２７をＷを主成分とする材料膜１０８ａと、Ａｌを主成分とする材料膜１０８ｂと、Ｔｉを主成分とする材料膜１０８ｃとの３層構造として配線の低抵抗化を図るものである。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

To provide a manufacturing method of a field-effect transistor-type gas sensor for suppressing threshold variation without impairing a gate insulation film when forming an electrode of a sensitive material corresponding to a detecting object gas after previously forming a transistor structure.例文帳に追加

電界効果トランジスタ型のガスセンサにおいて、あらかじめトランジスタ構造を形成した後、検知対象のガスに対応した感応材料の電極を形成する際に、ゲート絶縁膜を損なうことなく、かつ、閾値ばらつきを抑制する製造方法を供給する。 - 特許庁

In a trench MOS gate structure, at the side wall of a trench (T) held there between an n-type base layer (1) and an n-type source region (3), a p-type channel layer (12) whose density is higher than a p-type base layer (2) having flat density distribution to the depth wise direction of the trench is formed.例文帳に追加

トレンチＭＯＳゲート構造において、ｎ型ベース層（１）とｎ型ソース領域（３）に挟まれたトレンチ（Ｔ）側壁部に、ｐ型ベース層（２）よりも濃度が高く、トレンチの深さ方向に対してフラットな濃度分布を持つｐ型チャネル層（１２）を形成する。 - 特許庁

A wafer inspecting device 200 is the inspection device of the wafer in which a plurality of semiconductor elements 100 are mounted in an adjoining structure in one package, and which has a gate voltage terminal 203 for applying a gate voltage simultaneously to the plurality of the semiconductor elements 100, and a current terminal 202 which measures simultaneously a current between the drain and the sources of the plurality of the semiconductor elements.例文帳に追加

本発明の一態様にかかるウエハ検査装置２００は、１つのパッケージにマウントする複数の半導体素子１００が隣接して形成されているウエハの検査装置であって、複数の半導体素子１００に対して同時にゲート電圧を印加するゲート電圧端子２０３と、複数の半導体素子のドレイン−ソース間電流を同時に測定する電流端子２０２とを有するものである。 - 特許庁

In the manufacturing method of the active matrix substrate constituted by forming the pixel part containing the thin film transistor of LDD structure as a switch and the peripheral circuit part constituted by containing the thin film transistor on the substrate 1, the processes that ion implantation of low density is performed using a gate electrode 8 as a mask, and the gate electrode 8 is anode oxidized, and the ion implantation of further high density are provided.例文帳に追加

基板上に、スイッチとしての薄膜トランジスタを含む画素部と、薄膜トランジスタを含んで構成された周辺回路部とが形成されてなり、画素部の薄膜トランジスタはＬＤＤ構造を有するアクティブマトリクス基板の製造方法において、ゲート電極をマスクとして低濃度のイオン打ち込みを行い、ゲート電極を陽極酸化し、さらに高濃度のイオン打ち込む工程を有することを特徴とする。 - 特許庁

The method for manufacturing the probe with a field-effect transistor channel structure comprises a first step of producing the field-effect transistor, a second step of preparing to grow up the carbon nanotube on one upper section edge of a gate electrode of the field-effect transistor, and a third step of forming the carbon nanotube on the one upper section edge of the gate electrode of the prepared field-effect transistor.例文帳に追加

このために本発明は、電界効果トランジスタを製造する第１段階と;前記電界効果トランジスタのゲート電極上部一端に炭素ナノチューブを成長させるために準備する第２段階と;前記準備された電界効果トランジスタのゲート電極上部一端に炭素ナノチューブを生成する第３段階とを含む電界効果トランジスタチャンネル構造を持つ探針の製造方法を提供する。 - 特許庁

The field effect transistor is provided with a layer of an organic conductive compound having mixed or combined structure capable of being bonded with a metal compound at least at two or more parts in the layer and at the end of the layer; and the gate electrode, an insulator layer separating the gate electrode, and the layer of the organic conductive compound are formed on the layer of the organic conductive compound.例文帳に追加

基板上に、その層中の少なくとも２箇所以上の部分で金属化合物と混合若しくは化合した、該金属化合物と結合しうる構造を末端に有する有機伝導性化合物の層を有し、該有機伝導性化合物の層上に、ゲート電極と、該ゲート電極及び上記有機伝導性化合物の層を隔てる絶縁体層を設けたことを特徴とする電界効果トランジスタ。 - 特許庁

To enhance the switching speed and the transfer efficiency of a MOS transistor by designing the structure of the gate electrode of the MOS transistor used in a semiconductor integrated circuit device as the output transistor such that the distributed constant like wiring resistance of the gate electrode is easily reduced, and to increase the operable time of an equipment using the semiconductor integrated circuit device by reducing the loss in the semiconductor integrated circuit device.例文帳に追加

出力トランジスタとしてＭＯＳトランジスタを用いる半導体集積回路装置において、そのゲート電極の分布定数的な配線抵抗を容易に低減できるような構造にすることによりそのスイッチング速度及び伝達効率を高められるようにし、半導体集積回路装置の損失を低減してこの半導体装置を用いた機器の動作可能時間を容易に伸ばせられるようにする。 - 特許庁

The gate electrode G forming a two-dimensional electron-gas layer 5 just under a hetero-junction interface between both layers of the electron transit layer 3 and the electron supply layer 4 is used as one having an Ni/Au structure containing an Ni layer 21 on the electron supply layer 4 side and an Au layer 22 laminated on the Ni layer 21.例文帳に追加

電子走行層３と電子供給層４両層のヘテロ接合界面の直下に２次元電子ガス層５が形成されるゲート電極Ｇは、電子供給層４側のNi層２１と該Ni層２１上に積層されたAu層２２とを含むNi/Au構造のゲート電極である。 - 特許庁

A three-dimensional (3D) semiconductor memory element includes a vertical channel extending from a lower stage to an upper stage adjacent to a substrate, and coupled to a plurality of memory cells; and a cell array having the plural memory cells, and arrayed in a gate stack form of a staircases-shaped structure arranged on the substrate.例文帳に追加

３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。 - 特許庁

A first insulating film 66a composed of a silicon oxide film, a charge-capturing film 66b composed of a silicon nitride film, and a second insulating film 66c composed of a silicon oxide film are then sequentially formed on the p-type silicon semiconductor substrate 65 thus forming a gate insulating film 66 of three-layer structure.例文帳に追加

このようなｐ型シリコン半導体基板６５上に、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸化膜からなる第２絶縁膜６６ｃが順に積層された３層構造のゲート絶縁膜６６が形成される。 - 特許庁

In the light emitting transistor 11 of the vertical FET structure, a source electrode 13, a hole transport layer 14 with the slit form gate electrode 15 embedded, an equipotential layer 16, a luminescent layer 17, and a transparent or translucent drain electrode 18 are provided on a substrate 12 in this order.例文帳に追加

基板１２上に、ソース電極１３、スリット状のゲート電極１５が埋め込まれた正孔輸送層１４、等電位層１６、発光層１７、透明又は半透明のドレイン電極１８がこの順に設けられた縦型ＦＥＴ構造の発光トランジスタ１１により、上記課題を解決した。 - 特許庁

A memory cell 1 is a nonvolatile memory cell having a single-layer polysilicon structure, and is provided with a selection transistor T1 connected to a word line SWL, a cell transistor T2 connected to the selection transistor T1 in series, and a capacitor C1 connected to a gate of the cell transistor T2.例文帳に追加

メモリセル１は、単層ポリシリコン構造を有する不揮発性のメモリセルであり、ワード線ＳＷＬに接続された選択トランジスタＴ１と、該選択トランジスタＴ１に直列に接続されたセルトランジスタＴ２と、該セルトランジスタＴ２のゲートに接続されたキャパシタＣ１とを備える。 - 特許庁

To provide a manufacturing method of a semiconductor device that can remove a multi-layer structure SiC film equipped with an antirelection function and a hard mask function efficiently and absolutely, simplifies a film removal process in the gate electrode formation process, and minimizes negative influences to the device.例文帳に追加

反射防止機能とハードマスク機能を兼備した多層構造のＳｉＣ系膜を効率良く、確実に除去し、併せてゲート電極形成プロセスにおける膜の除去工程を簡素化し、デバイスへの悪影響を極力低減できる半導体装置の製造方法を提供する。 - 特許庁

A gate insulating film 16 having a successively laminated three-layered structure composed of a first insulating film 16a of silicon oxide, a charge trapping film 16b of silicon nitride and a second insulating film 16c of silicon oxide, is formed on the p-type silicon semiconductor substrate 15.例文帳に追加

このようなｐ型シリコン半導体基板１５上に、シリコン酸化膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１６ｃが順に積層された３層構造のゲート絶縁膜１６が形成される。 - 特許庁

The method for manufacturing a transistor gate structure is disclosed, roughness of a high dielectric constant dielectric layer is decreased by forming a nucleation acceleration layer (120) on a substrate (104) or an arbitrary intentional interface layer, and a high dielectric constant dielectric (130) is formed on the nucleation acceleration layer (120).例文帳に追加

トランジスタゲート構造を製造する方法が開示され、高誘電率誘電体層の粗さが、核形成促進層（１２０）を基板（１０４）又は任意の意図的な界面層の上に形成することによって低減され、高誘電率誘電体（１３０）が核形成促進層（１２０）の上に形成される。 - 特許庁

Also, a short circuit MOSFET is provided between a drain and a source of the two layer gate structure memory cell, while applying write-in control voltage for a source of a memory cell being not the object of write-in is performed through a memory cell itself after the applying is performed through short circuit MOSFET.例文帳に追加

また、２層ゲート構造型メモリセルのドレイン及びソース間に、短絡ＭＯＳＦＥＴを設けるとともに、書き込み対象とされないメモリセルのソースに対する書き込み制御電圧の印加を、まず短絡ＭＯＳＦＥＴを介して行った後、メモリセル自身を介して行う。 - 特許庁

The portion 6d of the auxiliary capacitance electrode 6 is connected instead to one end of a relay wiring line 31 (metal film 31c made of chromium etc.) for the auxiliary capacitance electrode which is provided on a top surface of a gate insulating film 12 and in three-layered structure through a contact hole 32 (with stable contact resistance).例文帳に追加

その代わりに、補助容量電極６の一部６ｄは、コンタクトホール３２を介して、ゲート絶縁膜１２の上面に設けられた３層構造の補助容量電極用中継配線３１（クロム等からなる金属膜３１ｃ）の一端部に接続されている（コンタクト抵抗安定）。 - 特許庁

To provide a method of manufacturing a semiconductor substrate, with which the occurrence of a parasitic MOS or the degradation of reliability of a gate insulating film can be suppressed in a semiconductor substrate and a semiconductor device having an SOI structure, and to provide a method of manufacturing a semiconductor device, and the semiconductor device.例文帳に追加

ＳＯＩ構造を備えた半導体基板および半導体装置において、寄生ＭＯＳの発生や、ゲート絶縁膜の信頼性劣化を少なくすることのできる半導体基板の製造方法、半導体装置の製造方法、および半導体装置を提供すること。 - 特許庁

The source and drain regions of a memory cell transistor are formed on a semiconductor substrate, and after the gate electrode structure of the memory cell transistor and a selection transistor are formed on the semiconductor substrate, the source region of the selection transistor is formed to partially overlap the drain region of the memory cell transistor.例文帳に追加

半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成する。 - 特許庁

The source electrode 204 is a state of being surrounded by a trench 30 on a silicon substrate, thereby an effective channel length is elongated regardless of a fine structure and pressure proof between the source and drain can be increased to prevent mis-operation due to a reduced gate-off leak from being generated.例文帳に追加

ソース電極２０４がシリコン基板上にトレンチ３０によって包囲されたような状態となっているので、微細構造に関わらず実効チャネル長が長くなり、ソース．ドレイン間の耐圧が向上し、ゲートオフリークが少なくなることにより誤動作を生じないようにすることができる。 - 特許庁

A pre-compensating type linearizer 111 has resonance circuits 105 and 106, which are based on a common gate FET structure 100, reduce effect on the phase characteristic of the peculiar static capacity of FET 10, reduce loss of the linearizer and connect the drain terminal and the source terminal.例文帳に追加

前置補償型線形化器１１１は、共通ゲートＦＥＴ構造１００に基づいたものであり、ＦＥＴ１００の固有静電容量の位相特性への効果を軽減し、線形化器の損失を低減するドレイン端子とソース端子との間を接続する共振回路１０５、１０６を有する。 - 特許庁

A unit pixel of a FFS mode LCD as an application of the present invention has a structure in which a repair opening as a first repair area 46 is formed in a region over a planar (solid) common electrode 8 corresponding to an overlapping part of a gate electrode 18 and a drain electrode 28.例文帳に追加

本発明を適用したＦＦＳモードＬＣＤの単位画素は、ゲート電極１８とドレイン電極２８とが重畳する部分に対応する板状（べた状）のコモン電極８上の領域に、第１リペア領域４６としてリペア用開口部が設けられた構造となっている。 - 特許庁

To eliminate a need for almost completely removing projections, which are gate marks of the resin plate, and effectively prevent misassembly and detachment of a resin plate relative to the supporting component in a coupling structure of a supporting component and a resin plate, and a manufacturing method thereof.例文帳に追加

支持部品と樹脂製プレートとの結合構造およびその製造方法において、樹脂製プレートのゲート跡である凸部をほぼ完全に切除する作業を行う必要をなくして、かつ、支持部品に対する樹脂製プレートの誤組み付けと脱落とを有効に防止することである。 - 特許庁

To provide a monolithic integrated high-voltage resistance structure having an IGBT(insulated gate bipolar transistor) device which has structural and functional characteristics capable of suppressing the occurrence of a parasitic transistor and which overcomes a limited condition and defect affecting the above conventional devices.例文帳に追加

寄生トランジスタの生成を抑制することのできる構造的及び機能的特性を有し、前述した従来のデバイスに対して影響を及ぼす限定要件及び欠点を克服した、ＩＧＢＴデバイスを有するモノリシックな集積高電圧抵抗構造を提供する。 - 特許庁

To provide a gate switch and a spatial optical switch which utilize an etalon structure, make quick response available, and is independent of polarization by constructing the etalon using a crystal with a second order electro-optic crystal, and applying a voltage to a transparent electrode arranged adjacent to the crystal.例文帳に追加

２次の電気光学結晶を有する結晶を用いたエタロン（ｅｔａｌｏｎ）を構成し、結晶に隣接して設けた透明電極に電圧を印加することによって、エタロンの構造を用いた高速応答可能な偏波無依存のゲートスイッチおよび空間光スイッチを提供する。 - 特許庁

To provide a method for manufacturing a p-type semiconductor element with which the surface of a polysilicon layer can be oxidized selectively and, in addition, can suppress the threshold voltage fluctuation of a semiconductor element caused by post-oxidation as much as possible, when the post- oxidation is performed on a gate electrode having a polymetal structure.例文帳に追加

ポリメタル構造を有するゲート電極に対する後酸化を行うとき、ポリシリコン層の表面を選択的に酸化することができ、しかも、後酸化に起因した半導体素子の閾値電圧の変動を出来る限り抑制し得るｐ形半導体素子の製造方法を提供する。 - 特許庁

To provide an igniter of an internal combustion engine, capable of performing sure ignition, by constituting a switching circuit without a power terminal connected to a power source such as a battery, simplifying its terminal structure, and holding gate voltage in constant voltage in an ON period of a switching element.例文帳に追加

バッテリなどの電源に接続される電源端子を持たないスイッチング回路を構成し、その端子構造を簡単化するとともに、スイッチング素子のオン期間におけるゲート電圧を定電圧に保持し、確実な点火を行うことできる内燃機関点火装置を提案する。 - 特許庁

To provide a collapsible chair of a simple structure which can be easily installed on a wall, does not become an obstacle to the passing or comings and goings in the ordinary life when it is applied in the front gate of a house due to its non-bulky figure when collapsed, and does not spoil the beauty of the house.例文帳に追加

壁面に簡単に取り付けることができ、かつ、構造が簡単で、壁面に沿って折り畳んだとき嵩が低く、通常の生活における出入りや通行に支障にならず、また、玄関先の美観を損ねることのない折り畳み式腰掛けを提供すること。 - 特許庁

To provide a method of manufacturing a semiconductor device and an active matrix substrate, and an electro-optic device, by which a variation in the LDD (lightly doped drain) length of a TFT is suppressed and displacement between a gate electrode and an LDD structure is eliminated so that deterioration due to aging can be prevented.例文帳に追加

ＴＦＴのＬＤＤ長のばらつきを抑え、ゲート電極とＬＤＤ構造との位置ずれを無くし、その結果、特性の経時劣化を招くおそれの無い半導体装置の製造方法、アクティブマトリクス基板の製造方法及び電気光学装置を提供する。 - 特許庁

To provide an automatic ticket gate that has a simple structure requiring neither lock mechanism nor solenoid and that can be remotely operated to create a passage-closing state with a door closed and be operated in such a way as to make a distinction between a state in which the door is closed and a state in which the door is fixed in the closed state.例文帳に追加

係止によるロック機構やソレノイドを要しない簡易な構造で、扉を固定して通路閉鎖状態を作り出す遠隔操作が可能となり、また扉が閉じた状態と扉が閉じて固定した状態とを区別して操作することができる自動改札機が求められる。 - 特許庁

To provide a semiconductor device having a longitudinal transistor structure capable of making a channel length extremely short, increasing an on-current with a Si layer thickness made constant without varying a threshold, and dynamically varying the threshold by a back gate, and a manufacturing method of the semiconductor device.例文帳に追加

超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。 - 特許庁

To provide sidewall of an insulation film on a gate electrode, and form a structure not converted with an insulation film on the side face of the semiconductor region having unevenness, in a manufacturing method of a field effect transistor formed on the semiconductor area having the unevenness.例文帳に追加

凹凸のある半導体領域上に形成される電界効果型トランジスタの製造方法において、ゲート電極に絶縁膜の側壁を設けるとともに、凹凸のある半導体領域の側面は絶縁膜に覆われていない構造を形成することを可能とする。 - 特許庁

To provide a vacuum device having a structure capable of converging electrons without any restrictions such as a thickness and material of a magnet in a vacuum device provided with an electron emitting source, a gate electrode and an anode electrode and further provided with a magnet for inhibiting spreading of electrode emitted from the electron emitting source.例文帳に追加

電子放出源、ゲート電極、アノード電極を備え、電子放出源から放出された電子の広がりを抑制する磁石を備えた真空デバイスにおいて、磁石の厚さや材料等の制限を受けずに電子を集束できる構造の真空デバイスを提供すること。 - 特許庁

If the separated gate electrode is made a focusing electrode lead-out part 5b, when an airtight container is formed, a structure can be made so that a seal glass 9 and the focusing electrode layer 7 do not directly contact, and a variety of problems occurring in a nitride process can be solved.例文帳に追加

前記切り離されたゲート電極を、集束電極引出部５ｂとすると、気密容器を形成する際に、シールガラス９と集束電極層７が直接接触しないような構造にでき、窒化工程において発生する種種の問題点を解消することができる。 - 特許庁

At least three conductive layers having the same structure as that of the at least three conductive layers in the first and second blocks are disposed on the driver 33, and first select gate lines SGD<5> in the first and second blocks are connected to the driver 33 through the at least three conductive layers on the driver 33.例文帳に追加

ドライバ33上には、第一及び第二ブロック内の３以上の導電層と同じ構造を持つ３以上の導電層が配置され、第一及び第二ブロック内の第一セレクトゲート線SGD<5>は、ドライバ33上の３以上の導電層を介してドライバ33に接続される。 - 特許庁

In the semiconductor device 1 having the trench structure, a silicon nitride film 25 is formed so as to be embedded up to a position near to an aperture edge on the inside of the trench 20 on the gate electrode 21 and the source electrode 22 is formed so as to be brought into contact with the surface of the silicon nitride film 25 and the surface of the source area 14.例文帳に追加

トレンチ構造の半導体デバイス１において、ゲート電極２１の上であってトレンチ２０の内側の開口縁付近まで埋め込まれるシリコン窒化膜２５を設け、このシリコン窒化膜２５の表面とソース領域１４の表面とに接してソース電極２２を形成してなる。 - 特許庁