「Gate structure」に関連した英語例文の一覧と使い方(47ページ目) - Weblio英語例文検索

A substrate on which a conductive layer is formed includes a columnar semiconductor formed on the conductive layer, an insulating layer formed around the columnar semiconductor, and a gate electrode of one transistor formed around the insulating layer; the gate electrode is configured by a laminated structure, having at least two layers of conductive films that have different work functions; and by providing a semiconductor device constituted this way, the problem is solved.例文帳に追加

導電層の形成された基板において前記導電層上に形成された柱状半導体と、前記柱状半導体の周囲に形成された絶縁層と、前記絶縁層の周囲に形成された一つのトランジスタのゲート電極を有しており、ゲート電極は、仕事関数の異なる少なくとも２層以上の導電膜の積層構造により構成されていることを特徴とする半導体装置を提供することにより、上記課題を解決する。 - 特許庁

The fine pores reach the cathode electrode lines 13 through the insulation layer 14 and the gate electrode lines 15, a projecting structure made of metal having a trapezoidal cross section is projectingly provided in each fine pore, and on its upper surface part an electron emitting part is formed, having a carbon nanotube erected on a surface thereof.例文帳に追加

各微細孔１７は、上記絶縁層１４とゲート電極ライン１５とを貫通してカソード電極ライン１３に到達し、微細孔１７内には金属製の断面が台形状の凸構造１６１が突設され、その上面部に、表面にカーボンナノチューブ１６ａが立設された電子放出部１６が形成されている。 - 特許庁

To provide a semiconductor device capable of improving a gate breakdown voltage comparing to the conventional identically sized semiconductor device, reducing an area of element isolation region by making an element isolation layer the structure including no bird's beak to miniaturize the element, and to provide a method of manufacturing the semiconductor device.例文帳に追加

従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。 - 特許庁

Accordingly, the exposure preventive films 122 in minute film coupling structure are formed between the sidewall insulating films 120 and the insulator buried in films 130 so that any exposing trenches of the surface of the semiconductor substrate 100 may not be formed between the active region wherein the gate electrodes 162 are formed and the trench element isolating region.例文帳に追加

従って、膜の結合構造が緻密な露出防止膜１２２を側壁絶縁膜１２０と絶縁物埋込層１３０との間に形成することにより、ゲート電極１６２が形成される活性領域とトレンチ素子分離領域との間に半導体基板１００の表面を露出する溝が形成されないようにする。 - 特許庁

This multifunctional timepiece of an analog type or a combination type, operable by pulling the winding crown in two steps has a structure for switching a mode by pulling the winding crown in one step and rotating it, by changing a hole shape for positioning a gate bar which is one component around the backside which is a mechanism part for operation by the winding crown.例文帳に追加

りゅうずを２段まで引いて操作可能なアナログタイプ或いはコンビネーションタイプの多機能時計において、りゅうずによる操作を行う機構部分である裏回りの一構成部品であるかんぬきの位置決め用の穴形状を変更し、りゅうずを１段引きして回転する事によりモード切替を行う構造とした。 - 特許庁

Additionally, the nonvolatile semiconductor memory device employs, for the charge storage layer of the memory cell transistor, a silicon oxide film 17, a silicon nitride film 18, the laminate structure 19 of a silicon oxide film, or an insulating layer involving a nanocrystal of silicon, metal, and other conductive substances, instead of such a floating gate as in prior art.例文帳に追加

さらに，本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。 - 特許庁

The sensitivity with respect to high-frequency of a high-frequency transistor is measured in terms of coupling capacitance among gate wiring, source wiring and drain wiring, and the coupling capacitance between the respective wirings and a semiconductor substrate, among equivalent circuit parameters that change, depending on the structure of wiring and contact (Step ST21).例文帳に追加

配線およびコンタクトの構成に応じて変化する等価回路パラメータのうち、ゲート配線、ソース配線およびドレイン配線の各配線間の結合容量、ならびに、各配線と半導体基板と間の結合容量について、高周波トランジスタの高周波特性に対する感度を測定する（ステップＳＴ２１）。 - 特許庁

A great part of the noise introduced from a gate electrode 107 is propagated to the region 104 through the substrate 101 from the region 103 of the epitaxial film 102 and reaches an n" diffused region 109, by completely separating these regions 103 and 104 with a trench structure of element isolating region 105.例文帳に追加

これらの領域１０３，１０４を、トレンチ構造の素子分離膜１０５で完全に分離することにより、ゲート電極１０７から導入されたノイズの大部分は、エピタキシャル薄膜１０２の領域１０３から基板１０１を介して領域１０４に伝搬し、Ｎ^+ 拡散領域１０９に達する。 - 特許庁

To provide a piston apparatus with a push force limit mechanism of a valve gate opening/closing valve pin in an injection molding machine which can adjust a push quantity and a push force of the tip of the valve pin easily by constituting a double structure in which a cushioning material such as a coil spring is incorporated into a piston mechanism which operates the valve pin.例文帳に追加

バルブピンを作動させるピストン機構にコイルばね等の緩衝材を組込んだ二重構造とすることにより、バルブピン先端の押切量および押切力の調整を容易とすることができる射出成形機におけるバルブゲート開閉用バルブピンの押切力制限機構付きピストン装置を提供すること。 - 特許庁

To provide an element structure of an insulated gate semiconductor device by which the device is prevented from being broken due to remaining carriers when being switched on while making possible the reduction of on-voltage, and also capable of improving a breaking capacity by accelerating the discharge of remaining carriers around a chip area, especially when turned off.例文帳に追加

絶縁ゲート型半導体装置において、オン電圧の低減を可能としつつ、スイッチング時の残留キャリアによる破壊を防止することが可能な素子構造および特にターンオフ時におけるチップ周辺領域での残留キャリアの排出を促し、遮断耐量を高めることのできる素子構造を提供する。 - 特許庁

To provide a method for manufacturing a semiconductor device for preparing a field effect transistor having satisfactory transistor characteristics, in a method for manufacturing a semiconductor device for preparing a field effect transistor in an LDD structure by using side wall spacers on the sidewalls of a gate electrode.例文帳に追加

本発明は、ゲート電極側壁のサイドウォール・スペーサを用いてＬＤＤ構造の電界効果トランジスタを作製する半導体装置の製造方法において、良好なトランジスタ特性を有する電界効果トランジスタを作製することが可能になる半導体装置の製造方法を提供することを目的とする。 - 特許庁

The device comprises: a structure in which a plurality of gate lines 4a-4e arranged along a first direction X and a plurality of data lines 3a, 3b arranged along a second direction Y intersect like a grid; a switching element disposed at each intersection part; and a driving element driven and controlled by a signal flowing through the switching element.例文帳に追加

第１方向Ｘに沿って配置された複数のゲート線４ａ〜４ｅと第２方向Ｙに沿って配置された複数のデータ線３ａ、３ｂとが格子状に交差している構造と、該交差部位毎に配置されたスイッチング素子と、該スイッチング素子を流れる信号で駆動制御される駆動素子とを有してなる。 - 特許庁

A gate insulating film 22, a channel protective layer 24 and a passivation film 26 each have a laminate structure consisting of a first layer 31 made of aluminum oxide and a second layer 32 made of insulating materials including silicon (Si) and the first layers 31 and the second layers 32 are stacked while arranging the first layers 31 on the side of the oxide semiconductor layer 23.例文帳に追加

ゲート絶縁膜２２，チャネル保護層２４およびパッシベーション膜２６を、それぞれ、酸化アルミニウムよりなる第１層３１とシリコン（Ｓｉ）を含む絶縁材料よりなる第２層３２との積層構造とし、第１層３１および第２層３２を、第１層３１を酸化物半導体層２３側にして積層する。 - 特許庁

A CCD image sensor 30 is constituted in such a structure that the transfer gate electrodes V1(TG1A) and V3(TG3A) on one photoelectric conversion element line which is the closest to a horizontal transfer CCD 36 of two-dimensionally arranged plural photoelectric conversion elements 32 or on its adjacent two photoelectric conversion element lines are independently controlled separately from the other photoelectric conversion elements.例文帳に追加

二次元的に配列された複数の光電変換素子３２のうち水平転送ＣＣＤ３６に最も近い１行分又は隣接する２行分の光電変換素子ラインの転送ゲート電極Ｖ1 （ＴＧ1A）, Ｖ3 （ＴＧ3A）を他の光電変換素子と区別して独立に制御できる構造に構成する。 - 特許庁

To realize a reliable semiconductor device with superior current characteristics which has an STI element separation structure, by significantly reducing the dependence of stress on the gate width direction, and easily and surely reducing the stress that an active region receives, without increasing the number of processes nor making the processes complicated.例文帳に追加

ＳＴＩ素子分離構造を有する半導体装置において、工程増・工程煩雑化を招くことなく、応力のゲート幅方向依存性を大幅に低減し、容易且つ確実に活性領域の受ける応力を緩和して、優れた電流特性を有して信頼性の高い半導体装置を実現する。 - 特許庁

A transistor of a dual gate structure with two control terminals or a series connection of transistors is employed for at least a first stage amplifier element of the high frequency power amplifier circuit and a current mirror circuit provides a bias to an upper side transistor (Q2) through which a current flows in a manner of causing an operation in its saturation region.例文帳に追加

高周波電力増幅回路の少なくとも初段の増幅用素子に２つの制御端子を有するデュアルゲート構造のトランジスタまたは直列形態のトランジスタを使用し、上側のトランジスタ（Ｑ２）にカレントミラー回路でこのトランジスタを飽和領域で動作させるような電流を流すようにバイアスを与える。 - 特許庁

As a transistor Tr312 which is supplied at its gate with the output signal/02 having the Low-level flotation like this and also supplied at its drain with a potential raised almost to twice as high as a high-potential power source VDD through the bootstrap effect, a TFT having a body structure is employed and its body B is connected to the source S.例文帳に追加

このようなＬｏｗレベル浮きが生じている出力信号／０２がゲートに供給され、かつ、ブートストラップ効果によって高電位電源ＶＤＤの２倍程度にまで高められた電位がドレインに供給されるトランジスタＴｒ３１２を、ボディ構造を有するＴＦＴとし、そのボディＢをソースＳに接続する。 - 特許庁

The reset MOS transistor 52 is provided with a gate structure 10, the N-type impurity introduction region 20 formed in the upper surface of a P well 4, an N^+-type impurity introduction region 11d formed in the upper surface of the N-type impurity introduction region 20, and an N^+-type impurity introduction region 11s.例文帳に追加

リセットＭＯＳトランジスタ５２は、ゲート構造１０と、Ｐウェル４の上面内に形成されたＮ型不純物導入領域２０と、Ｎ型不純物導入領域２０の上面内に形成されたＮ^+型不純物導入領域１１ｄと、Ｎ^+型不純物導入領域１１ｓとを備えている。 - 特許庁

On the EL display panel having a pixel structure corresponding to an active matrix drive system, (a) a reverse bias potential generation part for generating a reverse bias potential reflecting the gradation value of each pixel and (b) a voltage application part for applying the reverse bias potential to the gate electrode of a drive transistor configuring the pixel circuit in a non light emitting period are loaded.例文帳に追加

アクティブマトリクス駆動方式に対応した画素構造を有するＥＬ表示パネルに、（ａ）各画素の階調値を反映した逆バイアス電位を発生する逆バイアス電位発生部と、（ｂ）非発光期間にある画素回路を構成する駆動トランジスタのゲート電極に、逆バイアス電位を印加する電圧印加部とを搭載する。 - 特許庁

Since a structure where an electron discharge element and a gate electrode are arranged in a cathode electrode is employed, a field electron emission lamp having a function where the cathode electrode can extract luminescence into the lamp to the outside of the lamp can be manufactured.例文帳に追加

本発明の手法を用いることにより、カソード電極の内部に電子放出素子およびゲート電極が配置されるような構造を有しており、かつカソード電極が、ランプ内部への発光をランプ外部へと取り出すことを可能にする機能を有している、ことを特徴とする電界電子放出型ランプの製造が可能になる。 - 特許庁

In the structure wherein a color filter is formed at an upper part of an array substrate, black matrix is formed at the upper part of a thin film transistor, a gate wiring and a data wiring by using an opaque organic resin and first and second transparent electrodes are formed at the upper and the lower parts of the color filter as a center.例文帳に追加

アレイ基板の上部にカラーフィルターを構成する構造において、薄膜トランジスタとゲート配線及びデータ配線の上部に不透明な有機樹脂でブラックマトリックスを形成して、カラーフィルターを中心にして上部と下部に各々第１透明電極及び第２透明電極を形成する。 - 特許庁

To provide a gate valve excelling in heat transfer efficiency by arranging a valve element heating heater in an air atmosphere separately from a vacuum treatment atmosphere, and forming it into a replaceable structure, allowing the temperature of the valve element to be sufficiently controlled, preventing generation of particles, and allowing a heater part to be replaced.例文帳に追加

本発明は、弁体加熱用ヒータを真空処理雰囲気と隔離して大気雰囲気中に置くとともに交換可能な構造とすることにより、伝熱効率が良く、弁体の温度制御が十分に可能であり、パーティクルの発生がなく、かつ、ヒータ部分の交換が可能なゲートバルブを提供することを目的とする。 - 特許庁

The polysilicon film 211 and the exposed gate insulating film 31 are coated with a silicon nitride film, and an opening for forming a polycide structure is formed in the silicon nitride film, and a high melting point metal such as titanium is accumulated, and the high melting point metal is made to react with the polysilicon film 211 so that a silicide film 212 can be formed.例文帳に追加

前記ポリシリコン膜２１１、露出しているゲート絶縁膜３１がシリコン窒化膜で被覆され、シリコン窒化膜にポリサイド構造形成用の開口が設けられた上、チタン等の高融点金属が堆積され、高融点金属がポリシリコン膜２１１と反応してシリサイド膜２１２が形成される。 - 特許庁

In order to manufacture the thin film transistor, having a laminated structure provided with a semiconductor thin film 5 composed of polycrystalline silicon, an oxidized film 3 composed of the oxide of silicon and a gate electrode film and a thin-film forming process for forming the semiconductor thin film 5 composed of an amorphous silicon on an insulating substrate 0 is carried out first.例文帳に追加

多結晶シリコンからなる半導体薄膜５と、シリコンの酸化物からなる酸化膜３と、ゲート電極膜とを含む積層構造を有する薄膜トランジスタを製造する為に、先ず、絶縁性の基板０に非晶質シリコンからなる半導体薄膜５を形成する薄膜形成工程を行なう。 - 特許庁

Especially, the gate insulating film 17 has a trilaminar structure in which a fluororesin layer 17a composed of a resin soluble in a fluorine solvent, an adhesion layer 17b composed of an inorganic material, and a high-dielectric resinous layer 17c composed of a resinous material with a dielectric constant higher than that of the resin composing the fluororesin layer 17a are laminated in this order.例文帳に追加

特に、ゲート絶縁膜１７は、フッ素系溶媒に可溶な樹脂からなるフッ素樹脂層１７ａ、無機材料からなる密着層１７ｂ、およびフッ素樹脂層１７ａを構成する樹脂よりも誘電率が高い樹脂材料からなる高誘電率樹脂層１７ｃとをこの順に積層した３層構造である。 - 特許庁

An FET 101 comprises: a compound semiconductor substrate 1; a semiconductor stacked structure 10 that is formed on the compound semiconductor substrate 1 and includes a channel layer 5 in which n-type carriers are accumulated, a Schottky layer 8, and a cap layer 9 in that order when viewed from the substrate side; a gate electrode 20; a source electrode 21; and a drain electrode 22.例文帳に追加

ＦＥＴ１０１は、化合物半導体基板１と、化合物半導体基板１上に形成され、当該基板側から見て、ｎ型キャリアが蓄積するチャネル層５、ショットキー層８、及びキャップ層９を順次含む半導体積層構造１０と、ゲート電極２０、ソース電極２１、及びドレイン電極２２とを備えている。 - 特許庁

In the non-volatile semiconductor storage device having a memory cell transistor and the peripheral transistor on the same semiconductor substrate 11, metallic silicide layers 28 are formed on both diffusion layers of the memory cell transistor and the peripheral transistor and on the gate electrode of the peripheral transistor, and the contact of the memory cell transistor has a self-alignment contact structure.例文帳に追加

同一半導体基板１１上にメモリセルトランジスタと周辺トランジスタを有する不揮発性半導体記憶装置において、メモリセルトランジスタと周辺トランジスタの両拡散層及び周辺トランジスタのゲート電極上に、金属シリサイド層２８が形成され、メモリセルトランジスタのコンタクトがセルフアラインコンタクト構造を有する。 - 特許庁

In a process of removing the stress imparting layer 16 on the second transistor 12 and the gate structure 13 and leaving the stress imparting layer 16 on the first transistors 11, the silicon oxide film on the second transistor 12 is prevented from being excessively thinned relative to the silicon oxide film on the first transistors 11.例文帳に追加

第二のトランジスタ１２及びゲート構造１３上の応力付与層１６を除去し第一のトランジスタ１１上に応力付与層１６を残す工程にて、第二のトランジスタ１２上のシリコン酸化膜が第一のトランジスタ１１上のシリコン酸化膜よりも過剰に薄くなってしまうことが防止される。 - 特許庁

The transistor has: a tunnel junction structure comprising a tunnel barrier 365 made of an insulating nonmagnetic substance, and a source 361 formed of a ferromagnetic material, and a drain 363 formed of a ferromagnetic material, between which the tunnel barrier 365 is disposed; and a gate electrode 371 formed with respect to the tunnel barrier 365.例文帳に追加

絶縁性の非磁性体からなるトンネル障壁３６５と該トンネル障壁３６５を挟み込む強磁性体からなるソース３６１及び強磁性体からなるドレイン３６３とにより形成されるトンネル接合構造と、前記トンネル障壁３６５に対して形成されるゲート電極３７１と、を有するトランジスタ。 - 特許庁

The polarization means includes: an electric contact (7) formed on the pad (5); an electric contact (8) formed on the first face or second face of the structure (1); and a gate (3) formed on a second region of the first face, separated from the first face by an insulating layer (4) and composed of a conductive material.例文帳に追加

前記分極手段は、前記パッド(5)上に設けられた電気コンタクト(7)、当該構造(1)の第1面又は第2面上に設けられた電気コンタクト(8)、及び、前記第1面の第2領域上に備えられ、かつ絶縁層(4)によって前記第1面から分離された、伝導性材料からなるゲート(3)、を有する。 - 特許庁

The gate structure 12 is provided with a cleaning unit 30 that includes an adhesive roller 31 in contact with the surface of the substrate SW to remove dust depositing on the substrate surface, and a coil spring 32 that gives a force to the adhesive roller 31 in contact with the substrate SW at given pressure.例文帳に追加

ゲート状構造体１２には、基板ＳＷの表面に接触して基板の表面に付着した塵埃を除去する粘着ローラ３１と、この粘着ローラ３１が基板ＳＷに対して一定の圧力で接するように付勢するコイルばね３２とを含むクリーニングユニット３０が設けられている。 - 特許庁

In the N-type MOS transistor for protecting ESD having a shallow trench structure for element separation, the drain region of the N-type MOS transistor for protecting ESD is arranged separately from the shallow trench separation region in a region adjacent to at least the gate electrode of the N-type MOS transistor for protecting ESD.例文帳に追加

素子分離にシャロートレンチ構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域は少なくとも前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのゲート電極に近接する領域において、シャロートレンチ分離領域から離れて配置した。 - 特許庁

For example, in case of a transistor with a top gate structure, the electrical capacitance of the insulating layer is set to 1.5×10^-10F/m^2 or less so as to reduce the effect of an interface state between a substrate and a base insulating layer, thereby providing the semiconductor device in which variation of electric characteristics is small and reliability is high.例文帳に追加

例えばトップゲート構造のトランジスタの場合、下地絶縁層の容量を１．５×１０^−１０Ｆ／ｍ^２以下とすることにより、基板と下地絶縁層の界面準位の影響を低減することができ、電気的特性の変動が小さく、信頼性の高い半導体装置を作製することができる。 - 特許庁

To provide a work table support table structure commonly used for damage prevention in moving a work, in which a work W can be surely abutted on a back gage abutting B/G or a side gate 6, etc., without use of a magnet, vacuum pad, etc., in a conventional way, with respect to the work support table 2 of e.g. a press brake 3, etc.例文帳に追加

例えばプレスブレーキ３等のワークサポートテーブル２において、従来のように磁石や真空パッド等を使用する必要がなく、ワークＷを確実にバックゲージの突当Ｂ／Ｇもしくはサイドゲージ６等へ当接させることのできる、ワーク移動時の損傷防止兼用のワークサポートテーブル構造を提供する。 - 特許庁

In a structure wherein a color filter is formed at an upper part of a thin film transistor array, a black matrix is formed at the upper part of the thin film transistor array, a gate wiring and a data wiring using an opaque organic resin and first and second transparent pixel electrodes are respectively formed at an upper part and a lower part of the color filter as a center in a pixel part.例文帳に追加

薄膜トランジスタアレイの上部にカラーフィルターを構成する構造により、薄膜トランジスタとゲート配線及びデータ配線の上部に不透明な有機樹脂でブラックマトリックスを形成し、画素にはカラーフィルターを中心として上部と下部に各々第１透明画素電極及び第２透明画素電極を形成する。 - 特許庁

To provide a method for manufacturing flash memory devices that prevents a polysilicon layer from being oxidated on the interface of the polysilicon layer and dielectric film in the dielectric film formation process and the subsequent process, by forming a floating-gate polysilicon layer in a laminated structure of doped and undorped polysilicon layers.例文帳に追加

フローティングゲート用ポリシリコン層をドーフトポリシリコン層とアンドーフトポリシリコン層の積層構造で形成することにより、誘電体膜を形成する過程又は他の後続工程でポリシリコン層と誘電体膜の界面でポリシリコン層が酸化することを防止することができるフラッシュメモリ素子の製造方法を提供する。 - 特許庁

A semiconductor device has a structure of connecting zener diodes formed by using a polysilicon gate layer in parallel for improving ESD resistance, and is characterized in that the striped or rectangular zener diodes are connected in parallel to be each formed inside or outside an active part.例文帳に追加

ポリシリコンゲート層を利用して形成したツェナーダイオードをＥＳＤ耐量を向上させるために、並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部または活性部の外側に形成する半導体装置とする。 - 特許庁

The transistor comprises: a semiconductive metal oxide channel layer (51); a source region (64) and a drain region (65) provided in the semiconductive metal oxide channel layer (51); and a gate structure which is positioned between the source region (64) and the drain region (65) and on the semiconductive metal oxide channel layer (51).例文帳に追加

本発明によるトランジスタは、半導電性金属酸化物チャネル層（５１）と、半導電性金属酸化物チャネル層（５１）に提供されたソース領域（６４）およびドレイン領域（６５）と、ソース領域（６４）とドレイン領域（６５）との間、かつ半導電性金属酸化物層（５１）の上のゲート構造とを備える。 - 特許庁

To provide such a transistor structure that can make a nonvolatile memory semiconductor device, having a flash memory section in which a memory transistor and a select transistor are formed and a logic section, in which a peripheral circuit transistor is formed on the same substrate to operate at high speed by suppressing the gate depletion, particularly in, the select transistor without making the processes complicated.例文帳に追加

メモリトランジスタとセレクトトランジスタとが形成されたフラッシュメモリ部と周辺回路トランジスタが形成されたロジック部とを同一基板上に有する不揮発性メモリ半導体装置において、工程を煩雑化することなく、特にセレクトトランジスタにおけるゲート空乏化を抑制し、高速動作可能なトランジスタ構造を提供する。 - 特許庁

This field-effect semiconductor memory 10 is composed of a structure, wherein a semiconductor substrate 11, a source-drain region 12, ferroelectric 13 and dielectric 14 formed in a trench 17, a gate electrode 15 and a source-drain electrode 16 disposed there, and the film thickness of the dielectric 14 is thin at the bottom face of the trench 17 and thick at the side face.例文帳に追加

電界効果型半導体メモリ装置10は、半導体基板11，ソ−ス・ドレイン領域12，溝17に形成された強誘電体13および誘電体14，ゲ−ト電極15，ソ−ス・ドレイン電極16を配置した構造からなり、そして、誘電体14の膜厚が、溝17の底面で薄く、側面で厚くした構造からなる。 - 特許庁

When a semiconductor substrate 11 composed of 4H-SiC having a crystal structure of a hexagonal crystal, gate trenches (first trenches) 21 and Schottky barrier trenches (second trenches) 22 each having a predetermined trench width are alternately arranged at a distance from each other in a surrounding manner in a shape of a regular hexagon.例文帳に追加

結晶構造として六方晶を成す４Ｈ−ＳｉＣで構成された半導体基板１１を用いた際に、ゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とは、それぞれ所定の溝幅で互いに所定の間隔をあけて交互に取り囲む正六角形となるように形成される。 - 特許庁

In the active matrix substrate of the liquid crystal display, among the TFTs of an offset gate structure composing its driving circuits 82 and 83, an offset length of a 12V-driven TFT by level shifters 85 and 89 is set longer than other offset length of 5V-driven TFT offset length to secure its reliability.例文帳に追加

液晶表示装置のアクティブマトリクス基板において、その駆動回路８２、８３を構成するオフセットゲート構造のＴＦＴのうち、レベルシフタ８５、８９で１２Ｖ駆動されるＴＦＴのオフセット長は、その他の５Ｖ駆動されるＴＦＴのオフセット長に比較して長くして、その信頼性を確保してある。 - 特許庁

To provide a lateral MOSFET having a trench gate structure wherein thicknesses of an n-type source layer and drain layer deeply formed along the trench can sufficiently be ensured and larger channel widths can be obtained, and as a result, on-state resistance can be reduced, and to provide a manufacturing method thereof.例文帳に追加

本発明の課題は、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにおいて、トレンチに沿って深く形成するｎ型ソース層およびドレイン層の厚さを十分確保できると共に、より大きなチャネル幅が得られ、その結果、オン抵抗を低減できる横型ＭＯＳＦＥＴおよびその製造方法を提供することである。 - 特許庁

With respect to a semiconductor element constituted by fixing an IGBT chip 1 to a collector substrate 2, an insulating positioning guide 3 constitutes an individual semiconductor unit, with an emitter contact terminal 4 on the emitter electrode 21 of an IGBT chip 1 and a both-end contact structure of contact probe 5 on a gate pad 22.例文帳に追加

ＩＧＢＴチップ１をコレクタ基板２と固着して構成される半導体エレメントに対し、絶縁性の位置決めガイド３がエミッタコンタクト端子体４をＩＧＢＴチップ１のエミッタ電極２１に、両端接触構造のコンタクトプローブ５をゲートパッド２２に位置決めして個別の半導体ユニットを構成する。 - 特許庁

To provide a mold for a thin plate molded article, which allows gate-cutting with an simple mold structure and making development of dragging very hard, wherein the mold for a thin plate molded article molds the thin plate molded article by injection compression molding in a cavity formed between a mold half and another mold half.例文帳に追加

射出圧縮成形により一方の金型と他方の金型の間で形成されるキャビティ内で薄板成形品の成形を行う薄板成形品の成形金型において、簡単な金型構造によりゲートカットが可能であり、カジリが極めて発生しにくくすることが可能な薄板成形品の成形金型を提供する。 - 特許庁