「Gate structure」に関連した英語例文の一覧と使い方(44ページ目) - Weblio英語例文検索

To provide a mono gate memory device which solves a problem of excess erasing while using a SONOS cell, and does not exert an influence on a logic circuit property by executing a logic circuit process after forming an ONO structure, and to provide its manufacturing method.例文帳に追加

ＳＯＮＯＳセルを使用しながら過剰消去の問題点を解決し、ＯＮＯ構造を形成してから論理回路プロセスを遂行して論理回路特性に影響を及ぼさなくしたモノゲートメモリデバイスと、その製造方法を提供する。 - 特許庁

To provide a gallium nitride system hetero-junction field effect transistor in which the structure of a barrier is improved, gate currents are reduced, mobility is improved, and transistor performance is improved, and to provide a method for manufacturing it.例文帳に追加

窒化ガリウム系へテロ接合電界効果型トランジスタにおいて、バリアーの構造を改善し、ゲート電流を低減して、移動度を高め、トランジスタ性能の向上を図った構造のヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。 - 特許庁

To prevent the threshold voltage of a semiconductor memory device from dropping down with an increase of effective impurity concentration in source/drain regions due to the approach of a contact impurity region to the gate structure of a peripheral MOS transistor in a peripheral circuit region of the semiconductor device.例文帳に追加

半導体メモリデバイスの周辺回路領域の周辺ＭＯＳトランジスタに対するコンタクト不純物領域が、そのゲート構造に近づくことによって起こる実効的ソース、ドレイン濃度の上昇に伴うしきい値電圧の低下を防止する。 - 特許庁

When forming an MOS transistor on a semiconductor substrate wherein elements are separated by a silicon oxide film or the like, the gate insulating film is permitted to have a stacked structure of a first insulating film 2 comprising fluorine and a second insulating film 5 consisting of a silicon nitride film.例文帳に追加

シリコン酸化膜等で素子分離された半導体基板上に、MOS型トランジスタを形成するにあたり、ゲート絶縁膜をフッ素を含有する第一絶縁膜２とシリコン膜の窒化からなる第二絶縁膜５の積層構造としている。 - 特許庁

The termination structure includes: a trench 220; a MOS gate 240 formed on the sidewall of the trench 220 as a spacer; a termination structure oxide layer 245 formed so as to cover the spacer and a portion of the bottom of the second trench 220; and first and second electrodes respectively formed on the back surface and the front surface 260 of a semiconductor substrate.例文帳に追加

終端構造は、トレンチ２２０と、このトレンチ２２０の側壁にスペーサとして形成されたＭＯＳゲート２４０と、スペーサ及び第２のトレンチ２２０の底面の一部を覆うように形成された終端構造酸化層２４５と、半導体基板の背面及び表面２６０にそれぞれ形成された第１及び第２の電極とを備える。 - 特許庁

To provide a reliable method and a device which enable design-keeping transition from an existing non-fin design structure to a functionally identical structure based on a technology of a double-gate fin-base field-effect transistor FinFET in a metal-oxide semiconductor MOS, a device of a complementary metal-oxide semiconductor CMOS, and designing chips of the semiconductors.例文帳に追加

金属酸化物半導体（ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）のデバイス、並びにそれらのチップ設計に於いて、既存の非フィン設計構造からＦｉｎＦＥＴ（ダブル・ゲート・フィン・ベース電界トランジスタ）技術に基づく機能的に同一の構造に設計を維持したまま移行する事ができる信頼できる方法及び装置の提供。 - 特許庁

The technology for the semiconductor element manufacturing method includes a process of forming the epitaxial layer on the upper portion of the element separating structure of the recess gate area, designing the semiconductor element of the SOI tunnel structure, thereby, reducing the ion implantation concentration in the channel area and improving characteristics of refresh of the element, tWR and LTRAS.例文帳に追加

本発明は半導体素子の製造方法に関し、特にリセスゲート領域の素子分離構造上部にエピタキシャル層を形成し、ＳＯＩチャンネル構造の半導体素子を設計することによりチャンネル領域にイオン注入濃度を低減させ、素子のリフレッシュ、ｔＷＲ及びＬＴＲＡＳ特性を改良することができる技術である。 - 特許庁

In a method of forming a marker MX for double-gate SOI processing on an SOI wafer, at least one marker has a diffracting structure in a first direction, and the diffracting structure is positioned so as to generate an asymmetrical diffraction pattern during use in an alignment and overlay detection system for detection in the first direction.例文帳に追加

ＳＯＩウエハ上でのダブルゲートＳＯＩ処理のためのマーカーＭＸの作成方法においては、少なくとも１つのマーカーは第１方向への回折構造を有し、回折構造は、第１方向における検出のために、配列及びオーバレイ検出システムで用いている間に、非対称的回折パターンを生成するよう配置される。 - 特許庁

This driving circuit is provided with a semiconductor switching element having C-MOS (complementary metal-oxide semiconductor) structure which receives the feeding of power from a picture signal wiring and which samples the potential of a picture signal and capacitances provided among respective gate electrodes of the P-channel transistor and the N-channel transistor of the semiconductor switching element having the C-MOS structure and the picture signal wiring.例文帳に追加

画像信号配線からの給電を受け、画像信号の電位をサンプリングするＣ—ＭＯＳ構成の半導体スイッチング素子と、前記Ｃ−ＭＯＳ構成の半導体スイッチング素子のＰチャネルトランジスタおよびＮチャネルトランジスタのそれぞれのゲート電極と前記画像信号配線との間に設けられた容量とを備えたことを特徴とする駆動回路。 - 特許庁

The semiconductor device according to the present invention comprises: an active region 1 of a first conductivity type including a transistor structure comprised of a drain region 9, a source region 34, and a gate electrode 4; and a ring-shaped region 20 of the first conductivity type, wherein the ring-shaped region extends from a surface of the active region into the active region and substantially surrounds the transistor structure.例文帳に追加

本発明の半導体装置は、ドレイン領域９，ソース領域３４，ゲート電極４のトランジスタ構造を含む、第１伝導型の活性領域１と、第１伝導型の環形領域２０とを備え、上記環形領域が、上記活性領域の表面から活性領域内へ広がり、トランジスタ構造をほぼ取り囲んでいる。 - 特許庁

The synchronous counter is provided with at least three flip-flop circuits of a chain structure and at least two sets of two-input EXOR gates interposed in the chain structure, and a critical path, where the output of one flip-flop circuit leads to the input of another flip-flip is configured with one stage of the two-input EXOR gate.例文帳に追加

同期式カウンタはチェーン構造を有する少なくとも３個のフリップフロップと、チェーン構造に介在する少なくとも２個の２入力ＥＸＯＲゲートとを備えており、フリップフロップのうちの１つの出力がこれとは別のフリップフロップの入力に至るクリティカルパスが２入力ＥＸＯＲゲートの１段で構成されるようにした。 - 特許庁

Electrodes 61 and 62 are formed on the semiconductor substrate 2 around the T-type gate electrode 5, the hollow structure 7 is provided between the head part 52 of the T-type gate electrode 5 and the insulation layer 4 in order to isolate the head part 52 of the T-type gate electrode 5 and the electrodes 61 and 62 on the semiconductor substrate 2.例文帳に追加

半導体基板２上に形成された絶縁層４と、絶縁層４上に、この絶縁層４に形成された穴９を通じて半導体基板２に接続して形成されたＴ型ゲート電極５とを有し、Ｔ型ゲート電極５の周囲の半導体基板２上に電極６１，６２が形成され、Ｔ型ゲート電極５の頭の部分５２と絶縁層４との間が中空構造７とされ、この中空構造７により、Ｔ型ゲート電極５の頭の部分５２と半導体基板２上の電極６１，６２とが離間されている半導体装置１を構成する。 - 特許庁

The mold 11 for injection molding the gasket for the secondary cell to be caulked and fixed to an electrode can of the cell comprises a gate 18 of a disc structure for not bringing about the weld between a material reservoir 17 and a product cavity space 19 in the mold 11.例文帳に追加

二次電池の電極缶にカシメ固定される二次電池用ガスケットを射出成形する金型１１における材料溜り部１７と製品キャビティ空間部１９との間に、ウェルド部を発生させないディスク構造のゲート部１８を設けることにした。 - 特許庁

After a gate electrode 28 is formed by vacuum deposition or sputtering on a supporting substrate 26, an i-type amorphous silicon film 30 is deposited by thermal CVD of 650°C of silane and in this stage, the structure body is immersed in high pressure water of 110°C for 15 hours.例文帳に追加

支持基板２６の上に真空蒸着あるいはスパッタ法によりゲート電極２８を形成した後、シランの６５０℃の熱ＣＶＤによりｉ型アモルファスシリコン膜３０を堆積し、この段階でこの構造体を１１０℃の高圧水に１５時間浸漬する。 - 特許庁

In the memory cell, a variation in potential of a storage node corresponding respectively to an output node of each inverter is transmitted to a gate of the other load transistor being cross-coupled through contact resistance of an interface between a silicon layer constituting poly-metal structure and a metal layer.例文帳に追加

メモリセルにおいて、各インバータの出力ノードにそれぞれ相当する記憶ノードの電位変化は、ポリメタル構造を構成するシリコン層と金属層との界面の接触抵抗を介して、交差結合されたもう１つのインバータの負荷トランジスタのゲートへ伝達される。 - 特許庁

The impurity concentration of a source region 17 and a drain region 18 of a TFT 10 is set between 2×10^18 cm^-3 and 2×10^19 cm^-3, whereby off-leak current of the TFT 10 can be sufficiently reduced even in a single gate structure.例文帳に追加

ＴＦＴ１０のソース領域１７及びドレイン領域１８の不純物濃度を２×１０^１８［ｃｍ^−３］以上かつ２×１０^１９［ｃｍ^−３］以下とすることにより、シングルゲート構造でもＴＦＴ１０のオフリーク電流を十分に低減できる。 - 特許庁

A part of the gate insulation film on at least a partial region in the lengthwise direction of a route connecting the first and second impurity diffusion regions has a multilayer structure of a first insulation film, a charge trap film, and a second insulation film laid in this order.例文帳に追加

ゲート絶縁膜のうち、第１と第２の不純物拡散領域を結ぶ経路の長さ方向の少なくとも一部の領域上の部分が、第１の絶縁膜、電荷トラップ膜、及び第２の絶縁膜がこの順番に積層された積層構造を有する。 - 特許庁

To provide a thin film transistor(TFT) substrate for a liquid crystal display device having a wiring structure in which a flicker or poor crosstalk is minimized by reducing the distortion to the voltage of a maintenance electrode line, and the failure of a gate line and data line can be repaired.例文帳に追加

維持電極線の電圧に対する歪曲を減らすことによってフリッカーまたはクロストーク不良を最小化し、ゲート線及びデータ線の不良を修理することができる配線構造を有する液晶表示装置用薄膜トランジスタ基板を提供する。 - 特許庁

This semiconductor device is provided with a circuit 6 for phase compensation which uses an MOS capacitance of a structure, having an insulating film between a gate electrode formed on a semiconductor substrate and a diffusion layer, wherein the circuit for phase compensation consists of first and second MOS capacitances 14, 15.例文帳に追加

半導体基板上に形成されたゲート電極と拡散層間に絶縁膜を有する構造のＭＯＳ容量を用いた位相補償用回路６を備え、位相補償用回路は第１および第２のＭＯＳ容量１４、１５により構成される。 - 特許庁

A gate control type field emission structure comprises an emitter electrode (46), an electric insulating layer (48) to form the upper layer, and one or two or more electron emitting elements (52) installed in one or two or more aperture portions extended penetrating this insulating layer.例文帳に追加

ゲート制御式電界放出構造が、エミッタ電極（４６）、上層をなす電気的絶縁性層（４８）、この絶縁性層を貫通して延在する１または２以上の開口部分内に設置された１または２以上の電子放出性素子（５２）を有する。 - 特許庁

To provide a semiconductor device having a TAT(Trench Access Transistor) DRAM cell which does not improperly affect a transistor characteristic and contact opening and is equipped with a structure capable of keeping excellently a dielectric breakdown strength of a diffusion-layer making electrode and gate electrode even with a process variance.例文帳に追加

トランジスタ特性やコンタクト開口性に不都合な影響がなく、かつプロセスばらつきが生じても、拡散層取り出し電極とゲート電極の絶縁耐圧を良好に確保できる構成を備えたＴＡＴ・ＤＲＡＭセルを有する半導体装置を提供する。 - 特許庁

To provide a gate door structure excellent in design and capable of effectively eliminating a blind spot without disfeaturing, and comprising means for eliminating the blind spot that does not prevent entering or exiting and does not cause an injury to a person or damage to a car, etc.例文帳に追加

意匠性に優れ見栄えを損なうことなく死角を効果的に無くすことができると共に、出入の際に妨げとならず人の怪我や車の傷付き等の原因が生じることのない死角解消手段を備えた門扉構造を提供する。 - 特許庁

To provide a material for an organic thin film transistor insulating layer, capable of forming a crosslinked structure without requiring a high-temperature treatment, and of enabling an organic thin-film transistor to have a threshold voltage (Vth) of a small absolute value, when used for the formation of a gate insulating layer.例文帳に追加

高温での処理を行わないで架橋構造を形成することが可能であり、ゲート絶縁層を形成するのに用いた場合に有機薄膜トランジスタの閾値電圧（Ｖｔｈ）の絶対値が小さくなる有機薄膜トランジスタ絶縁層材料を提供すること。 - 特許庁

To provide a method for suppressing generation of a facet and forming a sidewall (SW) width suitable for each of transistors when forming transistors having different length on one substrate and at least ESD structure is applied to the transistor having the long gate length.例文帳に追加

一つの基板上にゲート長の異なるトランジスタを形成し、ゲート長の長いトランジスタに対して少なくともＥＳＤ構造を適用する場合に、ファセットの発生を抑制し、それぞれのトランジスタに適したサイドウォール（ＳＷ）幅を形成する方法を提供する。 - 特許庁

The field effect transistor has a hetero-junction structure of a channel layer and a barrier layer made of nitride semiconductor, wherein a p-type InGaN layer is stacked on the barrier layer in a gate area.例文帳に追加

窒化物半導体からなるチャネル層とバリア層のヘテロ接合構造を有する電界効果トランジスタにおいて、ｐ型ＩｎＧａＮ層が、ゲート領域のバリア層に積層された層構造を有することを特徴とするヘテロ接合構造を有する電界効果トランジスタ。 - 特許庁

A more detailed description is that each capacitor described above comprises a vertical capacitor which has an upper metal plate vertically above a lower metal plate, and each metal gate of the transistor and the upper metal plate of each capacitor have the same metal level in the integrated circuit structure.例文帳に追加

より詳細には、各コンデンサは、下側金属プレートの垂直方向上方に上側金属プレートを有する垂直コンデンサを含み、トランジスタの各金属ゲートとコンデンサの各上側金属プレートとが、集積回路構造内で同じ金属レベルを含む。 - 特許庁

The electrostatic induction transistor 32 is of a vertical MOS structure equipped with a trench gate, the electrostatic capacitor 30 is formed on the surface of the electrostatic induction transistor 32, and a capacitance insulating film is formed on a source region and connected between a source electrode and a drain electrode.例文帳に追加

静電誘導トランジスタ３２は、トレンチゲートを備えた縦型のＭＯＳ構造であり、静電容量３０は静電誘導トランジスタ３２の面上に形成され、ソース領域上に容量絶縁膜を形成し、ソース電極、ドレイン電極間に接続される。 - 特許庁

To provide an active matrix type display device having a pixel structure with a high opening ratio without increasing the number of masks and steps by employing appropriate arrangement of a pixel electrode, a gate wire, and a source wire formed in a pixel portion.例文帳に追加

画素部に形成される画素電極やゲート配線及びソース配線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。 - 特許庁

To provide a polysilicon TFT of a multi-gate structure and its manufacturing method which controls a leakage current of the polysilicon TFT to a minimum level, avoids a problem of a registration in a photolithography, and symmetrizes the length of a LDD area accurately.例文帳に追加

ポリシリコンＴＦＴのリーク電流を最低限に抑えると共に、フォトリソグラフィにおける重ね合わせの問題を回避して、ＬＤＤ領域の長さを精度良く対称とできるマルチゲート構造のポリシリコンＴＦＴおよびその製造方法を提供する。 - 特許庁

To provide a vacuum thin film system provided with a function of dividing a fixed space into individual spaces where a plurality of treatments can be performed by a simple structure without using a gate valve, and further, capable of performing the maintenance of dust and stuck matter without performing atmospheric opening.例文帳に追加

ゲートバルブを用いることなく簡素な構造により、固定空間を複数の処理を行える個別空間に区分する機能を備えると共に、ダストや付着物のメンテナンスを大気開放することなく行える真空薄膜装置を提供することを目的とする。 - 特許庁

A hinge joining part is provided to a column constituting the gate-shaped structure or at the intermediate height h_1 of a wall body, a lower structural body and an upper structural body are divided at the position of the hinge joining part, and at least either the lower structural body or the upper structural body is made to be a precast member.例文帳に追加

門型構造物を構成する柱または壁体の中間の高さｈ_1 にヒンジ接合部を設け、ヒンジ接合部位置で下部構造体と上部構造体に分け、下部構造体と上下構造体の少なくとも一方をプレキャスト部材とする。 - 特許庁

A plurality of through-holes 2 for inspection and measurement allowing the inspection and measurement device for measuring ground subsidence, a cavity, and a level of underground water to be mounted are provided independently from a grout hole 7 in concrete secondary products for forming a sluice gate, a covered conduit 10 or the like and the cast-in-place concrete structure 1.例文帳に追加

樋門、暗渠１０等を形成するコンクリート二次製品及び現場打コンクリート構造物１に、地盤沈下、空洞、地下水位を測定する検測機器が装填可能な検側用透孔２を、グラウト孔７とは別に複数ヶ所独立して設ける。 - 特許庁

In, for example, a high-breakdown-voltage P-type MOS transistor structure, a low-density P-type diffusion region 109 is formed on a low-density N-type diffusion region 108 to the right and the left of a gate G, and a high-density P-type diffusion region 106 is formed thereupon.例文帳に追加

例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

In a thin film transistor formed using a microcrystalline semiconductor film, in order to improve quality of the microcrystalline semiconductor film formed in the initial stage of deposition, a yttria-stabilized zirconia film having a fluorite structure is formed in the uppermost layer of a gate insulating film.例文帳に追加

微結晶半導体膜を用いて形成される薄膜トランジスタにおいて、成膜初期に形成される微結晶半導体膜の品質を向上するため、ゲート絶縁膜最上層に、蛍石型構造を持つイットリア安定化ジルコニア膜を形成する。 - 特許庁

The NAND flash memory has a structure that a silicon nitride film 21 is formed as a spacer in the side wall of an interlayer insulating film 20 in a contact hole 8 between the gate electrodes 5, 5 of a memory cell region 2 and the contact hole 9 of a high voltage resistance transistor 6 in the peripheral circuit region 3.例文帳に追加

ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。 - 特許庁

To provide a trench-gate type semiconductor device having a trench contact structure in which ions injected into the bottom of a contacting trench do not give large influences to the on-voltage of the device even if the ions are diffused in the lateral direction, and to provide a method of manufacturing the device.例文帳に追加

トレンチコンタクト構造を有するトレンチゲート型半導体装置において、コンタクト用トレンチの底部に注入するイオンが横方向拡散しても、そのｏｎ電圧に与える影響が小さい半導体装置及びその製造方法を提供すること。 - 特許庁

To provide an active matrix type display device with a pixel structure that achieves a higher opening ratio without increasing the number of steps and masks, in which a pixel electrode, gate wiring, and source wiring are arranged in a pixel portion suitably.例文帳に追加

画素部に形成される画素電極やゲート配線及びソース配線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。 - 特許庁

To provide a thin film evaluation method whereby a film characteristic and a structure of an Si substrate / insulation film interface can be measured by having only to form an insulating thin film such as a gate insulating film so as to feed back the measured result to a film forming condition of the insulating thin film in a short period of time.例文帳に追加

ゲート絶縁膜など絶縁薄膜を形成するのみで、その膜特性やＳｉ基板／絶縁膜界面の構造を測定できるようにし、短期間で絶縁薄膜の成膜条件に対するフィードバックをかけることができるようにする。 - 特許庁

A gate insulation film 52 of a TFT 12 includes a laminate structure of a first insulation film 52A made of silicon nitride (SiN), a first light-absorbing layer 52B made of a material for absorbing light of ≤420 nm wavelength, and a second insulation layer 53B made of silicon dioxide (SiO_2).例文帳に追加

ＴＦＴ１２のゲート絶縁膜５２を、窒化シリコン（ＳｉＮ）よりなる第１絶縁膜５２Ａと、４２０ｎｍ以下の光を吸収する材料よりなる第１光吸収層５２Ｂと、二酸化シリコン（ＳｉＯ_2 ）よりなる第２絶縁膜５３Ｂとの積層構造とする。 - 特許庁

To provide an active matrix type display device with a pixel structure in which a high opening ratio is achieved without increasing the number of masks and steps by optimizing the arrangement of a pixel electrode, a gate wire, and a source wire formed in a pixel portion.例文帳に追加

画素部に形成される画素電極やゲート配線及びソース配線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。 - 特許庁

To improve operation speed of a semiconductor integrated circuit by enhancing flexibility in number and arrangement of high-resistance CA vias for reduced source resistance, in the case where transistors are so arranged that gate wiring pitch is constant, relating to the layout structure of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のレイアウト構造において、ゲート配線ピッチが一定になるようにトランジスタが配置される場合に、高抵抗なＣＡビアの個数や配置の自由度を高め、ソース抵抗を低減して、半導体集積回路の動作速度の向上を図る。 - 特許庁

A gate insulating film 3 of an MIS type semiconductor device is configured as the laminate structure of a silicate film 7 formed on a silicon substrate 1, and made of a metal silicate and a high dielectric film 8 formed on the silicate film 7, and made of high dielectric materials.例文帳に追加

ＭＩＳ型の半導体装置のゲート絶縁膜３を、シリコン基板１上に形成された金属シリケートからなるシリケート膜７、およびシリケート膜７上に形成された高誘電体材料からなる高誘電体膜８の積層構造とする。 - 特許庁

This is a transistor structure that sequentially laminates a source (or drain) electrode layer 1, a semiconductor layer 4, and a source (or drain) electrode layer 2 on a substrate 6, and includes an electrically insulating layer 5 and a gate electrode 3 in order so as to surround the sidewall existing around this lamination.例文帳に追加

基板６の上にソース（またはドレイン）電極層1、半導体層４、ドレイン（またはソース）電極層２を順次積層し、これら積層部分の周囲にある側壁を取り囲むように電気絶縁層５及びゲート電極３を順次有するトランジスタ構造である。 - 特許庁

A transistor electrode is formed, where the transistor electrode has a polysilicon single-layer structure, extends a floating gate electrode 8 in an active region, reads the data of the semiconductor non-volatile memory, and is used as a write electrode for rewriting the data of the non-volatile memory and an erasure electrode.例文帳に追加

ポリシリコン１層構造で、活性領域にフローティングゲート電極８を延設し半導体不揮発メモリのデータを読み出すトランジスタ電極を形成し、トランジスタ電極を不揮発性メモリのデータを書き換える書込み電極と消去電極として用いる。 - 特許庁