「Gate structure」に関連した英語例文の一覧と使い方(40ページ目) - Weblio英語例文検索

To realize a manufacturing method of a semiconductor device of a dual gate structure which can form an oxide film interposed between a first silicon layer and a second silicon layer with stable film quality and film thickness.例文帳に追加

第１シリコン層と第２シリコン層の間に介在させる酸化膜を安定した膜質及び膜厚で形成することができるＤｕａｌ Ｇａｔｅ構造の半導体装置の製造方法を提供する。 - 特許庁

To provide a method of controlling the size and resistance of a ballast resistor more accurately, without having to use a mask layer and a source/ emitter ballast resistor aligned with a side-wall spacer having a cellular gate structure.例文帳に追加

本発明は、マスク層を使用せずに、バラスト抵抗器のサイズ及び抵抗を、より正確に制御する方法と、セルラーゲート構造の側壁スペーサと整合させたソース/エミッタバラスト抵抗器とを提供することを目的とする。 - 特許庁

Even if inherent stress is released when the mesa structure 23 is formed, the field plate part 21a of the gate electrode 18 can be prevented from peeled off from the insulating film 19 by the stress, and the high withstand voltage can be attained.例文帳に追加

メサ構造２３を形成する際に内在する応力が開放されても、その応力によりゲート電極１８のフィールドプレート部２１ａが絶縁膜１９から剥離するのを防止でき、高耐圧化が可能になる。 - 特許庁

A hetero junction transistor 10 has such structure as an embedded semiconductor region 24, an upper surface embedded insulating film 34, a first semiconductor region 42, a second semiconductor region 44, and a gate electrode 48, are sequentially formed.例文帳に追加

ヘテロ接合トランジスタ１０は、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート電極４８が順に形成されている構造を備えている。 - 特許庁

Due to such a structure, the gate electrodes 6 and 7 generate no fermi level pinning, so that the respective threshold value voltages of the n-channel type and p-channel type MIS transistors (Qn) and (Qp) can be prevented from increasing.例文帳に追加

この構造により、ゲート電極６、７のフェルミレベルピニングが生じないので、ｎチャネル型ＭＩＳトランジスタ（Ｑｎ）およびｐチャネル型ＭＩＳトランジスタ（Ｑｐ）のそれぞれのしきい値電圧の上昇が抑制される。 - 特許庁

When programming memory cells in a memory cell array built in the virtually grounded array structure, a controller 100 controls to program in parallel for two memory cells whose gate electrodes are connected to the same word line.例文帳に追加

仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。 - 特許庁

Moreover, an LDD region 33 of the current control TFT 202 is formed so as to overlap a portion of a gate electrode 35 to make a structure which imposes importance on prevention of hot carrier injection and reduction of OFF current value.例文帳に追加

さらに、電流制御用ＴＦＴ２０２のＬＤＤ領域３３は、ゲート電極３５と一部が重なるように形成され、ホットキャリア注入の防止とオフ電流値の低減に重点をおいた構造となっている。 - 特許庁

To provide an insulating gate type semiconductor element capable of establishing compatibility between both the operation uniformity and high reliability of an element region when employing a stacked structure, and to provide a semiconductor device provided with the same.例文帳に追加

積層構造とした場合に、素子領域の動作均一性と高い信頼性との双方を両立可能な絶縁ゲート型半導体素子およびこれを備えた半導体集積回路装置を提供する。 - 特許庁

To provide a gate valve capable of closing airtight an opening part by a valve element with a simple structure and increasing the moving speed of the valve element when the opening part is opened or closed by the valve element.例文帳に追加

簡易な構成で弁体により開口部を気密に閉塞することができるとともに、開口部を弁体により開放又は閉塞するときの弁体の移動速度を向上できるゲートバルブを提供する。 - 特許庁

In particular, by using hydrogen plasma processing, the removal of a graphite-based carbon film deposited on the gate and the process for forming a diamond-based carbon film or diamond film into the needle-like structure can be carried out at the same time.例文帳に追加

特に、水素プラズマ処理を用いることにより、ゲート上に堆積したグラファイト系炭素膜の除去とダイアモンド系炭素膜あるいはダイアモンド膜を針状構造にするプロセスを同時に行うことができる。 - 特許庁

In a MOS transistor having a nonsalicide structure, a silicide film 9d, 9e is formed only at a portion corresponding to the contact hole on a surface of a gate electrode 7b, a source region 4b, and the drain region 5b.例文帳に追加

そして、非サリサイド構造とするＭＯＳトランジスタに関しては、ゲート電極７ｂ、ソース領域４ｂ及びドレイン領域５ｂの表面のうちコンタクトホールに対応する部位のみにシリサイド膜９ｄ、９ｅを形成する。 - 特許庁

A semiconductor device comprises an Si_3N_4 film 41A provided on a surface of an HFET structure 10 using a nitride semiconductor, an Al_2O_3 film 41B formed on the Si_3N_4 film 41A, and a gate electrode 42 formed on the Al_2O_3 film 41B.例文帳に追加

窒化物半導体を用いたＨＦＥＴ構造１０の表面に設けられたＳi_3Ｎ_4膜４１Ａと、Ｓi_3Ｎ_4膜４１Ａに形成されたＡl_2Ｏ_3膜４１Ｂと、Ａl_2Ｏ_3膜４１Ｂに形成されたゲート電極４２とを備えた。 - 特許庁

Moreover, an LDD region 33 of the current controlling TFT 202 is formed to overlap a portion of a gate electrode 35, and formed into a structure focusing on prevention of hot carrier injection and reduction of an off-current value.例文帳に追加

さらに、電流制御用ＴＦＴ２０２のＬＤＤ領域３３は、ゲート電極３５と一部が重なるように形成され、ホットキャリア注入の防止とオフ電流値の低減に重点をおいた構造となっている。 - 特許庁

The linking structure of an antistatic circuit fabricated in a signal line (including a gate line, a data line and a common voltage line) of a liquid crystal display panel is changed, so as to exhibit an effect of reducing the width and length of the antistatic circuit.例文帳に追加

液晶表示パネルの信号ライン(ゲートライン、データライン及び共通電圧ラインを含む)に形成される静電気防止回路の連結構造を変更し、静電気防止回路の幅と長さを縮める効果がある。 - 特許庁

To provide a screw compressor of a monogate rotor (single gate rotor) structure for suppressing the occurrence of leakage in a high pressure seal part which is formed in the clearance between a screw rotor and a bearing housing internally mounted with the bearing of the screw rotor.例文帳に追加

スクリューローターとスクリューローターの軸受を内装する軸受ハウジングとの間の隙間に形成される高圧シール部における漏れ抑制が可能なモノゲートローター構造のスクリュー圧縮機を提供する。 - 特許庁

To make a pixel finer or to enhance the opening ratio of the pixel by reducing the circuit area of a TFT(thin film transistor) in an active matrix type display device performing the switching of the pixel by using the TFT in which a double gate structure is employed.例文帳に追加

ダブルゲート構造を採用したＴＦＴを用いて画素のスイッチングを行うアクティブマトリクス型表示装置において、ＴＦＴの回路面積を縮小して微細化、もしくは開口率を向上する。 - 特許庁

To provide an electron emitting display device of lower gate structure which has a grid electrode adhered to the back substrate side without having a twisting phenomenon and a hanging phenomenon, and satisfies a prescribed range of luminance and color purity.例文帳に追加

ねじり現象及び垂れ現象の生じない、背面基板側に固着されたグリッド電極を有し、所定の輝度および色純度の範囲を満足する下部ゲート構造の電子放出表示装置を提供する。 - 特許庁

The shield layer 4a is formed simultaneously with formation of a drain wiring (or a gate wiring and a pixel electrode) and a connection terminal to an external part of the panel is formed by a usual panel process to attain the structure at a low cost.例文帳に追加

また、シールド層４ａをドレイン配線（又はゲート配線や画素電極）と同時に形成し、パネル外部への接続端子の形成も通常のパネルプロセスで形成することにより、上記構造を低コストで実現する。 - 特許庁

To provide a transistor having a new electrode structure which can almost maintain on-state current value even if parasitic capacitance value generated in a portion where a source electrode (drain electrode) and a gate electrode overlap.例文帳に追加

ソース電極（ドレイン電極）と、ゲート電極との重畳部に生じる寄生容量値を低減させても、オン電流値をほぼ維持できる新たな電極構造のトランジスタを提供することを課題の一とする。 - 特許庁

In the second region 4, a fist laminate structure 37 having a first conductive layer 36 and a first insulating layer 38 laminated in this order is provided between the semiconductor substrate 20 and gate electrode pad 14.例文帳に追加

第２領域４では、半導体基板２０とゲート電極パッド１４の間に、第１導電層３６と第１絶縁層３８がその順で積層されている第１積層構造３７が設けられている。 - 特許庁

To laminate a memory cell longitudinally while improving controllability of drain current, and to lower difficulty in processing a control gate electrode and a charge storage layer even when a fin structure is used for the memory cells.例文帳に追加

ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させる。 - 特許庁

To provide a method for manufacturing a semiconductor element wherein, in the formation of an embedded gate structure using an epitaxial growth technology, a channel compensation process with high impurity concentration does not increase the impurity concentration at a channel part.例文帳に追加

エピタキシャル成長技術を用いた埋め込みゲート構造の形成において、高不純物濃度のチャンネル補償処理を行っても、チャンネル部不純物濃度を増加させることのない半導体素子の製造方法を得る。 - 特許庁

Because the first and second select gates are self-aligned in a spacer configuration on both sidewalls of the stacked gate structure, it is enabled to decrease the area of the memory cell, thereby improving the degree of integration of the device.例文帳に追加

前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。 - 特許庁

The heating condition of impurity activation is set on the result of measurement of the gate threshold voltage, whereby, the irregularity of characteristics of an unit of FET structure is compensated, and the characteristics of semiconductor device can be made uniform.例文帳に追加

ゲート閾値電圧の測定結果に基づいて不純物活性化の加熱条件を設定することで、単位ＦＥＴ構造の特性の不揃いを補償し、半導体装置の特性を揃えることができる。 - 特許庁

The semiconductor has a structure in which a bias voltage is applied to a channel area in synchronization with switching of an input signal Vin to a gate G between a pMOSFET 10 and nMOSFET 20 of a CMOS invertor 1.例文帳に追加

ＣＭＯＳインバータ１のｐＭＯＳＦＥＴ１０およびｎＭＯＳＦＥＴ２０をそれぞれ、ゲートＧへの入力信号Ｖｉｎの切替えに同期してチャネル領域にバイアス電圧が印加される構造とする。 - 特許庁

When an insulation film 17 is formed following to formation of the capacitor structure 16, level difference of the insulation film 17 is relaxed at the end of an array of the transfer gate 12 and a resist layer formed thereon does not become thin.例文帳に追加

上記キャパシタ構造１６を形成後に絶縁膜１７を形成すると、トランスファゲート１２配列端部上の絶縁膜１７の段差は緩和され、その上に形成されるレジスト層は薄くなる箇所がなくなる。 - 特許庁

A TFT1 has a reverse stagger structure with a bottom gate configuration, the source electrode 4 is formed into an H shape having two recesses 4a each for receiving the tip 5a of the drain electrode 5.例文帳に追加

ＴＦＴ１は、ボトムゲート構造を有する逆スタガ型構造となっており、ソース電極４は、ドレイン電極５を先端部５ａ側から受け入れるための２個の凹部４ａを有するＨ型形状をしている。 - 特許庁

In the semiconductor device having a trench gate structure, channel regions and carrier storing regions 22 are selectively formed in the surface layer of a drift layer and the regions are separated from each other by trenches 23 and 24.例文帳に追加

トレンチゲート構造を有する半導体装置において、ドリフト層の表面層に選択的にチャネル領域とキャリア蓄積領域２２を形成し、チャネル領域とキャリア蓄積領域２２とをトレンチ２３，２４により仕切る。 - 特許庁

A piezoelectric oscillator 2 uses an FET as an amplifier for oscillation, and has a simple structure having a rectifying circuit, where an AGC circuit for controlling the potential between the gate/source of the FET comprises a diode.例文帳に追加

本発明は、ＦＥＴを発振用増幅器とした圧電発振器であり、ＦＥＴのゲート・ソース間電位を制御する為のＡＧＣ回路がダイオードから成る整流回路を備えた単純構造であることを特徴とする。 - 特許庁

To provide a semiconductor device together with its manufacturing method wherein a reliable high permittivity gate insulating film with sufficient insulating characteristics is formed and a source and drain structure with sufficiently low resistance is formed.例文帳に追加

十分な絶縁性を有する信頼性の高い高誘電率ゲート絶縁膜の形成と、十分低い抵抗を有するソース及びドレイン構造を形成することができる半導体装置及びその製造方法の提供。 - 特許庁

A source electrode 204, a drain electrode 206, and a gate electrode 208 are provided on a silicon substrate 202, and a carbon nanotube structure 131 is fixed so as to straddle over the source electrode 204 and the drain electrode 206.例文帳に追加

シリコン基板２０２上に、ソース電極２０４、ドレイン電極２０６およびゲート電極２０８を設け、ソース電極２０４とドレイン電極２０６にまたがるようにカーボンナノチューブ構造体１３１を固定する。 - 特許庁

To provide a semiconductor device having a MIS structure using a HK insulating film as a gate insulating film, which can prevent the degradation of transistor characteristics caused by generation of an excessive oxygen area near an edge of the HK insulating film.例文帳に追加

ゲート絶縁膜にＨＫ絶縁膜を用いたＭＩＳ構造の半導体装置において、ＨＫ絶縁膜端部近傍における酸素過剰領域の発生に起因するトランジスタ特性の劣化を防止する。 - 特許庁

To provide the structure of a semiconductor integrated circuit device, and its fabricating method, in which the period of development can be shortened and the cost of development can be reduced at the time of enlarging the scale of a gate array type semiconductor integrated circuit device.例文帳に追加

ゲートアレイ型半導体集積回路装置の大規模化に際して、開発期間の短縮と開発費用の削減が可能な、半導体集積回路装置の構造及びその製造方法を提供する。 - 特許庁

To provide a method for manufacturing overlaid in-mold moldings which are obtained using an injection molding die with a submarine gate structure and are free from the peeling and rupture of an overlaid in-mold film.例文帳に追加

サブマリンゲート構造を有する射出成形用金型を用いて得られるオーバーレイドインモールド成形品であって、オーバーレイドインモールドフィルムの剥離や破断が発生していないオーバーレイドインモールド成形品の製造方法を提供する。 - 特許庁

To provide a semiconductor device adopting the structure of a CMOS transistor in which the occupying area planely overlapped with wirings for connecting an n^+-type active region to a p^+-type active region and a gate electrode.例文帳に追加

Ｎ＋活性領域とＰ＋活性領域とを接続する配線とゲート電極とを平面的にオーバラップさせ占有面積を減少させた、ＣＭＯＳトランジスタの構造を採用した半導体装置を提供する。 - 特許庁

To provide a method for joining a joint structure in which gate burrs generated when an instrument panel and an air bag door are joined together by a direct injection molding method are prevented from being a resistance part which hinders the development action of an air bag.例文帳に追加

インストルメントパネルとエアバッグドアとをダイレクト射出成形法により接合する際に発生するゲートバリが、エアバッグの展開動作を妨げる抵抗部とならない接合構造体の接合方法を提供すること。 - 特許庁

To provide a burr part removing and post-processing method constituted so as not to complicate a mold structure, not to require two processes, that are, a demagnetizing process and a magnetizing process and to prevent the re-adhesion of gate shaving refuse to a resin magnet molded product.例文帳に追加

金型構造を複雑にすることなく、脱磁工程と着磁工程の２つの工程を必要としない、バリの削り屑がマグネットローラ本体部に付着しないような、バリ部除去・後加工方法を提供すること - 特許庁

Moreover, although a buried gate electrode structure is used to ensure a withstand voltage in the unit FET, a buried portion is structured not to be diffused to an InGaP layer, thus preventing Pt from being diffused abnormally.例文帳に追加

また単位ＦＥＴでは耐圧を確保するため埋め込みゲート電極構造を採用するが、埋め込み部をＩｎＧａＰ層に拡散させない構造とすることによりＰｔの異常拡散を防止できる。 - 特許庁

To provide a liquid crystal display device capable of compensating a defective image caused by a difference of length between gate line and data line interconnection lines with a capacitor of a layered structure type, and to provide a method for fabricating the liquid crystal display device.例文帳に追加

本発明は、ゲートライン及びデータライン相互接続線の配線長さの差による画像不良を積層構造方式のキャパシターで補償した液晶表示装置及びその製造方法を提供する。 - 特許庁

To provide a structure by which electric-field concentration which might occur between a source electrode and a drain electrode in a bottom-gate thin film transistor is relaxed and deterioration in the switching characteristics is suppressed, and to provide a manufacturing method thereof.例文帳に追加

ボトムゲート型の薄膜トランジスタにおいて、ソース電極とドレイン電極間に生じる恐れのある電界集中を緩和し、スイッチング特性の劣化を抑える構造及びその作製方法を提供する。 - 特許庁

An LDD area 33 of the current controlling TFT202 is formed so that its part overlaps a gate electrode 35 and has a structure focusing on prevention of hot carrier injection and reduction of the OFF state current value.例文帳に追加

さらに、電流制御用ＴＦＴ２０２のＬＤＤ領域３３は、ゲート電極３５と一部が重なるように形成され、ホットキャリア注入の防止とオフ電流値の低減に重点をおいた構造となっている。 - 特許庁

Its “PLAGATE system” nozzles are devices for injecting melted resin into molds which enable high-speed molding while conserving raw materials using a special “valve-gate” structure, and they require minimum maintenance. 例文帳に追加

PLAGATEシステムと呼ばれるこのノズルは、溶けた樹脂を金型に充填するための装置で、バルブゲート方式という特殊な構造によって、原材料を節約しながら高速成形することが可能であり、メンテナンスも容易である。 - 経済産業省

A method of operating a memory cell, having a first biasing device for reducing a negative charge in a charge capture structure, and a second biasing device which has the tendency of inducing a balanced charge tunneling between a gate and the charge capture structure and between the charge capture structure and a channel, and comprising the step of applying a first procedure (normally elimination) for establishing a low threshold state.例文帳に追加

電荷捕獲構造内の負の電荷を低減する第１のバイアス装置と、ゲートと電荷捕獲構造との間、および電荷捕獲構造とチャネルとの間に、平衡電荷トンネリングを誘起する傾向がある第２のバイアス装置を含む、低しきい値状態を確立するために第１の手順（通常は消去である）を適用するステップを含むメモリ・セルを動作させるための方法。 - 特許庁

A hard mask layer pattern for demarcating a recess region is formed on a semiconductor substrate 310, a recess channel structure 340 is formed by selectively etching the semiconductor substrate with the hard mask layer pattern serving as an etching mask, the hard mask layer pattern is removed to expose the semiconductor substrate 310 including the recess channel structure 340, and a gate electrode 364 is formed so as to fill the recess channel structure.例文帳に追加

半導体基板３１０にリセス領域を画成するハードマスク層パターンを形成し、ハードマスク層パターンを食刻マスクに半導体基板を選択食刻してリセスチャンネル構造３４０を形成し、ハードマスク層パターンを除去してリセスチャンネル構造３４０を含む半導体基板３１０を露出し、リセスチャンネル構造を埋め込むゲート電極３６４を形成する。 - 特許庁

The control gate electrode 6 is formed in the laminated structure of an n-type polysilicon film 21a and a p-type polysilicon film 19a, and the p-type polysilicon film 19a is formed in the region sandwiched by the adjacent floating gate electrodes 4 to fill the region lower than the location at least on the principal front surface of the semiconductor substrate 1.例文帳に追加

そのコントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされ、ｐ型ポリシリコン膜１９ａは、隣接するフローティングゲート電極４によって挟まれた領域において、少なくとも半導体基板１の主表面の位置から下方の領域を充填するように形成されている。 - 特許庁